参数资料
| 型号： | XC3S250E-4VQG100I |
| 厂商： | Xilinx Inc |
| 文件页数： | 213/227页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 250K 100-VQFP |
| 标准包装： | 90 |
| 系列： | Spartan®-3E |
| LAB/CLB数： | 612 |
| 逻辑元件/单元数： | 5508 |
| RAM 位总计： | 221184 |
| 输入/输出数： | 66 |
| 门数： | 250000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 100-TQFP |
| 供应商设备封装： | 100-VQFP（14x14） |
| 其它名称： | 122-1715 XC3S250E-4VQG100I-ND |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页当前第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页
Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
86
This addressing flexibility allows the FPGA to share the
parallel Flash PROM with an external or embedded
processor. Depending on the specific processor
architecture, the processor boots either from the top or
bottom of memory. The FPGA is flexible and boots from the
opposite end of memory from the processor. Only the
processor or the FPGA can boot at any given time. The
FPGA can configure first, holding the processor in reset or
the processor can boot first, asserting the FPGA’s PROG_B
pin.
The mode select pins, M[2:0], are sampled when the
FPGA’s INIT_B output goes High and must be at defined
logic levels during this time. After configuration, when the
FPGA’s DONE output goes High, the mode pins are
available as full-featured user-I/O pins.
Similarly, the FPGA’s HSWAP pin must be Low to
enable pull-up resistors on all user-I/O pins or High to
disable the pull-up resistors. The HSWAP control must
remain at a constant logic level throughout FPGA
configuration. After configuration, when the FPGA’s DONE
output goes High, the HSWAP pin is available as
full-featured user-I/O pin and is powered by the VCCO_0
supply.
The RDWR_B and CSI_B must be Low throughout the
configuration process. After configuration, these pins also
become user I/O.
In a single-FPGA application, the FPGA’s CSO_B and
CCLK pins are not used but are actively driving during the
configuration process. The BUSY pin is not used but also
actively drives during configuration and is available as a
user I/O after configuration.
After configuration, all of the interface pins except DONE
and PROG_B are available as user I/Os. Furthermore, the
bidirectional SelectMAP configuration peripheral interface
(see Slave Parallel Mode) is available after configuration. To
continue using SelectMAP mode, set the Persist bitstream
generator option to Yes. An external host can then read and
verify configuration data.
The Persist option will maintain A20-A23 as configuration
pins although they are not used in SelectMAP mode.
P
Table 59: Byte-Wide Peripheral Interface (BPI) Connections
Pin Name
FPGA Direction
Description
During Configuration
After Configuration
HSWAP
Input
User I/O Pull-Up Control. When
Low during configuration, enables
pull-up resistors in all I/O pins to
respective I/O bank VCCO input.
0: Pull-ups during configuration
1: No pull-ups
Drive at valid logic level throughout
configuration.
User I/O
M[2:0]
Input
Mode Select. Selects the FPGA
configuration mode. See Design
M2 = 0, M1 = 1. Set M0 = 0 to start
at address 0, increment
addresses. Set M0 = 1 to start at
address 0xFFFFFF and
decrement addresses. Sampled
when INIT_B goes High.
User I/O
CSI_B
Input
Chip Select Input. Active Low.
Must be Low throughout
configuration.
User I/O. If bitstream option
Persist=Yes, becomes
part of SelectMap parallel
peripheral interface.
RDWR_B
Input
Read/Write Control. Active Low
write enable. Read functionality
typically only used after
configuration, if bitstream option
Persist=Yes.
Must be Low throughout
configuration.
User I/O. If bitstream option
Persist=Yes, becomes
part of SelectMap parallel
peripheral interface.
LDC0
Output
PROM Chip Enable
Connect to PROM chip-select
input (CE#). FPGA drives this
signal Low throughout
configuration.
User I/O. If the FPGA does
not access the PROM after
configuration, drive this pin
High to deselect the
PROM. A[23:0], D[7:0],
LDC[2:1], and HDC then
become available as user
I/O.
LDC1
Output
PROM Output Enable
Connect to the PROM
output-enable input (OE#). The
FPGA drives this signal Low
throughout configuration.
User I/O
P
A
相关PDF资料 |
PDF描述 |
|---|---|
| 24LC21T-I/SN | IC EEPROM 1KBIT 400KHZ 8SOIC |
| 24LC21A/SN | IC EEPROM 1KBIT 400KHZ 8SOIC |
| 24LC21AT/SN | IC EEPROM 1KBIT 400KHZ 8SOIC |
| 24LC21AT-I/SN | IC EEPROM 1KBIT 400KHZ 8SOIC |
| 24LC21A-I/SN | IC EEPROM 1KBIT 400KHZ 8SOIC |
相关代理商/技术参数 |
参数描述 |
|---|---|
| XC3S250E-5CP132C | 制造商:Xilinx 功能描述:FPGA SPARTAN-3E 250K GATES 5508 CELLS 657MHZ 90NM 1.2V 132CS - Trays |
| XC3S250E-5CP132I | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S250E-5CPG132C | 功能描述:IC FPGA SPARTAN-3E 250K 132CSBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Spartan®-3E 标准包装:40 系列:Spartan® 6 LX LAB/CLB数:3411 逻辑元件/单元数:43661 RAM 位总计:2138112 输入/输出数:358 门数:- 电源电压:1.14 V ~ 1.26 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:676-BGA 供应商设备封装:676-FBGA（27x27） |
| XC3S250E-5CPG132C4124 | 制造商:Xilinx 功能描述: |
| XC3S250E-5CPG132I | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3E FPGA Family |
发布紧急采购，3分钟左右您将得到回复。