参数资料
| 型号： | XC3S250E-5PQG208C |
| 厂商： | Xilinx Inc |
| 文件页数： | 33/227页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 250K 208-PQFP |
| 标准包装： | 24 |
| 系列： | Spartan®-3E |
| LAB/CLB数： | 612 |
| 逻辑元件/单元数： | 5508 |
| RAM 位总计： | 221184 |
| 输入/输出数： | 158 |
| 门数： | 250000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 208-BFQFP |
| 供应商设备封装： | 208-PQFP（28x28） |
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
128
Table 90: Propagation Times for the IOB Input Path
Symbol
Description
Conditions
IFD_
DELAY_
VALUE=
Device
Speed Grade
Units
-5
-4
Min
Propagation Times
TIOPLI
The time it takes for data to travel
from the Input pin through the
IFF latch to the I output with no
input delay programmed
LVCMOS25(2),
IFD_DELAY_VALUE = 0
0
All
1.96
2.25
ns
TIOPLID
The time it takes for data to travel
from the Input pin through the
IFF latch to the I output with the
input delay programmed
LVCMOS25(2),
IFD_DELAY_VALUE =
default software setting
2
XC3S100E
5.40
5.97
ns
3
All Others
6.30
7.20
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 95 and are based on the operating conditions set forth in
2.
This propagation time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. When this is
true, add the appropriate Input adjustment from Table 91.
Table 91: Input Timing Adjustments by IOSTANDARD
Convert Input Time from
LVCMOS25 to the
Following Signal Standard
(IOSTANDARD)
Add the
Adjustment Below
Units
Speed Grade
-5
-4
Single-Ended Standards
LVTTL
0.42
0.43
ns
LVCMOS33
0.42
0.43
ns
LVCMOS25
0
ns
LVCMOS18
0.96
0.98
ns
LVCMOS15
0.62
0.63
ns
LVCMOS12
0.26
0.27
ns
PCI33_3
0.41
0.42
ns
PCI66_3
0.41
0.42
ns
HSTL_I_18
0.12
ns
HSTL_III_18
0.17
ns
SSTL18_I
0.30
ns
SSTL2_I
0.15
ns
Differential Standards
LVDS_25
0.48
0.49
ns
BLVDS_25
0.39
ns
MINI_LVDS_25
0.48
0.49
ns
LVPECL_25
0.27
ns
RSDS_25
0.48
0.49
ns
DIFF_HSTL_I_18
0.48
0.49
ns
DIFF_HSTL_III_18
0.48
0.49
ns
DIFF_SSTL18_I
0.30
ns
DIFF_SSTL2_I
0.32
ns
Notes:
1.
The numbers in this table are tested using the methodology
presented in Table 95 and are based on the operating conditions
2.
These adjustments are used to convert input path times originally
specified for the LVCMOS25 standard to times that correspond to
other signal standards.
Table 91: Input Timing Adjustments by IOSTANDARD
(Cont’d)
Convert Input Time from
LVCMOS25 to the
Following Signal Standard
(IOSTANDARD)
Add the
Adjustment Below
Units
Speed Grade
-5
-4
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PDF描述 |
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