参数资料
| 型号： | XC3S400-4TQG144I |
| 厂商： | Xilinx Inc |
| 文件页数： | 267/272页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3A FPGA 400K STD 144TQFP |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 60 |
| 系列： | Spartan®-3 |
| LAB/CLB数： | 896 |
| 逻辑元件/单元数： | 8064 |
| RAM 位总计： | 294912 |
| 输入/输出数： | 97 |
| 门数： | 400000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-TQFP（20x20） |
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099 (v3.1) June 27, 2013
Product Specification
94
Table 59: Switching Characteristics for the DLL
Symbol
Description
Frequency Mode /
FCLKIN Range
Device
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Output Frequency Ranges
CLKOUT_FREQ_1X_LF
Frequency for the CLK0,
CLK90, CLK180, and CLK270
outputs
Low
All
18
167
18
167
MHz
CLKOUT_FREQ_1X_HF
Frequency for the CLK0 and
CLK180 outputs
High
48
280
48
280
MHz
CLKOUT_FREQ_2X_LF(3)
Frequency for the CLK2X and
CLK2X180 outputs
Low
36
334
36
334
MHz
CLKOUT_FREQ_DV_LF
Frequency for the CLKDV
output
Low
1.125
110
1.125
110
MHz
CLKOUT_FREQ_DV_HF
High
3
185
3
185
MHz
Output Clock Jitter(4)
CLKOUT_PER_JITT_0
Period jitter at the CLK0
output
All
–
±100
–
±100
ps
CLKOUT_PER_JITT_90
Period jitter at the CLK90
output
–
±150
–
±150
ps
CLKOUT_PER_JITT_180
Period jitter at the CLK180
output
–
±150
–
±150
ps
CLKOUT_PER_JITT_270
Period jitter at the CLK270
output
–
±150
–
±150
ps
CLKOUT_PER_JITT_2X
Period jitter at the CLK2X and
CLK2X180 outputs
–
±200
–
±200
ps
CLKOUT_PER_JITT_DV1
Period jitter at the CLKDV
output when performing
integer division
–
±150
–
±150
ps
CLKOUT_PER_JITT_DV2
Period jitter at the CLKDV
output when performing
non-integer division
–
±300
–
±300
ps
Duty Cycle
CLKOUT_DUTY_CYCLE_DLL(5) Duty cycle variation for the
CLK0, CLK90, CLK180,
CLK270, CLK2X, CLK2X180,
and CLKDV outputs
All
XC3S50
–
±150
–
±150
ps
XC3S200
–
±150
–
±150
ps
XC3S400
–
±250
–
±250
ps
XC3S1000
–
±400
–
±400
ps
XC3S1500
–
±400
–
±400
ps
XC3S2000
–
±400
–
±400
ps
XC3S4000
–
±400
–
±400
ps
XC3S5000
–
±400
–
±400
ps
Phase Alignment
CLKIN_CLKFB_PHASE
Phase offset between the
CLKIN and CLKFB inputs
All
–
±150
–
±150
ps
CLKOUT_PHASE
Phase offset between any two
DLL outputs (except CLK2X
and CLK0)
–
±140
–
±140
ps
Phase offset between the
CLK2X and CLK0 outputs
–
±250
–
±250
ps
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PDF描述 |
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| XC3S400-4VQ100I | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3 FPGA |
| XC3S400-4VQG100C | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
| XC3S400-4VQG100I | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
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