参数资料
| 型号： | XCV1600E-6FG860I |
| 厂商： | Xilinx Inc |
| 文件页数： | 52/233页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1.8V I-TEMP 860-FBGA |
| 标准包装： | 1 |
| 系列： | Virtex®-E |
| LAB/CLB数： | 7776 |
| 逻辑元件/单元数： | 34992 |
| RAM 位总计： | 589824 |
| 输入/输出数： | 660 |
| 门数： | 2188742 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 860-FBGA |
| 供应商设备封装： | 860-FBGA（42.5x42.5） |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-4 (v3.0) March 21, 2014
Module 4 of 4
Production Product Specification
59
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
FG676 Fine-Pitch Ball Grid Array Package
XCV400E and XCV600E devices in the FG676 fine-pitch
Ball Grid Array package have footprint compatibility. Pins
labeled I0_VREF can be used as either in all parts unless
device-dependent as indicated in the footnotes. If the pin is
not used as VREF, it can be used as general I/O. Immedi-
information.
88
5
V7
AB3
√
-
89
6
Y2
W3
√
-
90
6
V3
V4
√
-
91
6
U4
Y1
√
VREF
92
6
W1
V2
√
-
93
6
U2
T3
√
VREF
94
6
V1
T5
2
-
95
6
U1
R5
1
-
96
6
T1
R4
2
VREF
97
6
P3
R2
√
-
98
6
R1
P5
√
-
99
6
N5
P2
√
-
100
6
N4
P1
2
-
101
6
N2
N3
1
VREF
102
6
M4
N1
2
-
103
6
M6
M3
√
-
104
7
L4
L3
√
-
105
7
L1
L5
√
-
106
7
K2
L6
2
-
107
7
K3
K4
2
VREF
108
7
K5
K1
√
-
109
7
J2
J3
√
-
110
7
H1
J5
√
-
111
7
H3
H2
√
-
112
7
H4
G1
2
VREF
113
7
F2
F1
2
-
114
7
G3
H5
√
-
115
7
E2
E1
√
VREF
116
7
G5
F3
√
-
117
7
D2
E3
√
VREF
118
7
C1
F5
√
-
Notes:
1.
AO in the XCV200E.
2.
AO in the XCV300E.
Table 19: FG456 Differential Pin Pair Summary
XCV200E, XCV300E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
Table 20: FG676 — XCV400E, XCV600E
Bank
Pin Description
Pin #
0GCK3
E13
0IO
A6
0IO
A91
0IO
A101
0IO
B3
0IO
B41
0IO
B121
0IO
C6
0IO
C8
0IO
D5
0IO
D131
0IO
G13
0IO_L0N_Y
C4
0
IO_L0P_Y
F7
0IO_L1N_YY
G8
0
IO_L1P_YY
C5
0
IO_VREF_L2N_YY
D6
0
IO_L2P_YY
E7
0IO_L3N
A4
0IO_L3P
F8
0IO_L4N
B5
0IO_L4P
D7
0
IO_VREF_L5N_YY
E8
0
IO_L5P_YY
G9
0
IO_L6N_YY
A5
0
IO_L6P_YY
F9
0IO_L7N_Y
D8
0
IO_L7P_Y
C7
0
IO_VREF_L8N_Y
B72
0
IO_L8P_Y
E9
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