参数资料
| 型号： | XE8801AMI000WP |
| 厂商： | Semtech |
| 文件页数： | 28/135页 |
| 文件大小： | 0K |
| 描述： | SENSING MACHINE WITH 16 + 10 BIT |
| 标准包装： | 558 |
| 系列： | XE880x |
| 应用： | 感测机 |
| 核心处理器： | Coolrisc816? |
| 程序存储器类型： | 闪存（22 kB） |
| 控制器系列： | XE8000 |
| RAM 容量： | 512 x 8 |
| 接口： | UART，USRT |
| 输入/输出数： | 24 |
| 电源电压： | 2.4 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 模具 |
| 包装： | 托盘 |
| 配用： | XE8000MP-ND - PROG BOARD AND PROSTART2 CARD |
| 其它名称： | Q2722595 |
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Semtech 2005
www.semtech.com
18-5
XE8801A – SX8801R
18.6 General counter registers operation
Counters are enabled by CntAEnable, CntBEnable, CntCEnable, and CntDEnable in RegCntOn.
To stop the counter X, CntXEnable must be reset. To start the counter X, CntXEnable must be set. When
counters are cascaded, CntAEnable and CntCEnable also control respectively the counters B and D.
In the control registers, all registers must be written in this order: RegCntCtrlCk, RegCntConfig1, RegCntConfig2
and all RegCntX because several bits have no default values at reset.
All counters have a corresponding 8-bit read/write register: RegCntA, RegCntB, RegCntC, and RegCntD. When
read, these registers contain the counter value (or the captured counter value). When written, they modify the
counter comparison values.
For a correct acquisition of the counter value, use one of the three following methods:
1) Stop the concerned counter, perform the read operation and restart the counter. While stopped, the
counter content is frozen and the counter does not take into account the clock edges delivered on the
external pin.
2) For slow operating counters (typically at least 8 times slower than the CPU clock), oversample the counter
content and perform a majority operation on the consecutive read results to select the correct actual
content of the counter.
3) Use the capture mechanism.
When a value is written into the counter register while the counter is in counter mode, both the comparison value is
updated and the counter value is modified. In upcount mode, the register value is reset to zero. In downcount
mode, the comparison value is loaded into the counter. Due to the synchronization mechanism between the
processor clock domain and the external clock source domain, this modification of the counter value can be
postponed until the counter is enabled and it receives it’s first valid clock edge.
In the PWM mode, the counter value is not modified by the write operation in the counter register. Changing the
counter mode, does not update the counter value (no load in downcount mode).
18.7 Clock selection
The clock source for each counter can be individually selected by writing the appropriate value in the register
RegCntCtrlCk.
Table 18-10 gives the correspondence between the binary codes used for the configuration bits CntACkSel(1:0),
CntBCkSel(1:0), CntCCkSel(1:0) or CntDCkSel(1:0) and the clock source selected respectively for the counters
A, B, C or D.
Clock source for
CntXCkSel(1:0)
CounterA
CounterB
CounterC
CounterD
11
Ck128
10
CkRc/4
Ck1k
01
CkRc
Ck32k
00
PA(0)
PA(1)
PA(2)
PA(3)
Table 18-10: Clock sources for counters A, B, C and D
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