参数资料
| 型号： | XRT72L54IB |
| 厂商： | Exar Corporation |
| 文件页数： | 136/484页 |
| 文件大小： | 0K |
| 描述： | IC FRAMER DS3/E3 4CH 272PBGA |
| 产品变化通告： | XRT72Lx Series Obsolescence 02/May/2012 |
| 标准包装： | 40 |
| 控制器类型： | DS3/E3 调帧器 |
| 电源电压： | 3.3V |
| 电流 - 电源： | 190mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 272-BBGA |
| 供应商设备封装： | 272-PBGA（27x27） |
| 包装： | 托盘 |
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XRT72L54
FOUR CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
á
PRELIMINARY
REV. P1.1.2
201
Table 36 relates the value of this bit-field to the Re-
ceive DS3 LIU Interface Input Mode.
NOTES:
1. The default condition is the Bipolar Mode.
2. This selection also effects the Transmit DS3 Framer
Line Interface Output Mode
4.3.1.2
Bipolar Decoding
If the Receive DS3 LIU Interface block is operating in
the Bipolar Mode, then it will receive the DS3 data
pulses via both the RxPOS, RxNEG, and the RxLi-
neClk input pins. Figure 75 presents a circuit dia-
gram illustrating how the Receive DS3 LIU Interface
block interfaces to the Line Interface Unit while the
Framer is operating in Bipolar mode. The Receive
DS3 LIU Interface block can be configured to decode
the incoming data from either the AMI or B3ZS line
codes.
II/O CONTROL REGISTER (ADDRESS = 0X01)
BIT 7BIT 6BIT 5BIT 4
BIT 3BIT2BIT 1BIT 0
Disable TxLOC
LOC
Disable
RxLOC
AMI/ZeroSup*
Unipolar/
Bipolar*
TxLine CLK
Invert
RxLine CLK
Invert
Reframe
R/W
RO
R/W
10
0
000
TABLE 36: THE RELATIONSHIP BETWEEN THE CONTENTS OF BIT 2 (TXLINECLK INV) WITHIN THE I/O CONTROL
REGISTER AND THE TXLINECLK CLOCK EDGE THAT TXPOS AND TXNEG ARE UPDATED ON
BIT 3RECEIVE DS3 LIU INTERFACE INPUT MODE
0
.Bipolar Mode (Dual Rail): AMI or B3ZS Line Codes are Transmitted and Received.
1
Unipolar Mode (Single Rail) Mode of transmission and reception of DS3 data is selected.
FIGURE 75. ILLUSTRATION ON HOW THE RECEIVE DS3 FRAMER (WITHIN THE XRT72L54 FRAMER IC) BEING INTER-
FACE TO THE
XRT73L04 LIU, WHILE THE FRAMER IS OPERATING IN BIPOLAR MODE (ONE CHANNEL SHOWN)
R6
270
XRT71D04_CS* (Optional)
Rx_OOF_Ch_0
RxSERIAL_CLK_0
R7
4.7k
RxAIS_Ch_0
ALE
T2
T3001
1
6
3
4
A[10:0]
U1
XRT72L54_Ch_0
C1
D1
E2
C9
D9
B8
C7
B7
C6
C3
B2
A5
F2
F3
F1
T20
T19
R20
P18
P19
P20
N18
N19
N20
M17
M18
L18
L20
K20
K19
K18
K17
J20
J19
J17
P17
V20
R18
R19
H20
E18
G4
E20
F19
D20
F20
C4
A3
B5
C5
T18
M19
M20
TxPOS_0
TxNEG_0
TxLineClk_0
DMO_0
ExtLOS_0
RLOL_0
LLOOP_0
RLOOP_0
TAOS_0
TxLEV_0
ENCODIS_0 (TxOFF_0)
REQB_0
RxPOS_0
RxNEG_0
RxLineClk_0
MOTO
RESETB
A0
A1
A2
A3
A4
A5
A6
A7
A8
D0
D1
D2
D3
D4
D5
D6
D7
Rdy_Dtck
WRB_RW
RDB_DS
CSB
ALE_AS
INT
TxSER_0
TxInClk_0
TxFrame_0
RxSer_0
RxClk_0
RxFrame_0
RxLOS_0
RxOOF_0
RxRED_0
RxAIS_0
NIBBLEINTF
A9
A10
U2
XRT73L04IV_Ch_0
47
49
34
32
80
79
35
36
61
60
59
41
40
42
78
58
73
54
64
65
66
131
75
52
33
31
69
70
71
72
110
TxAVDD0
TxAGND0
TTIP0
TRING0
RTIP0
RRING0
MTIP0
MRING0
RPOS0
RNEG0/LCV0
RCLK0
TPDATA_0
TNDATA_0
TCLK_0
RxAVDD0
RxDVDD0
RxAGND0
RxDGND0
RLOS_0
RLOL_0
EXCLK_0
TxOFF
LOSTHR_0
HOST/HW
TxAVDD0
TxAGND0
CS
SCLK
SDI
SDO
REG_RESET*
J2
BNC
1
2
R1
37.4
C2
0.01uF
RxFRAME_0
TxDATA_OUT_0
R5
270
XRT72L54_CS*
HW_RESET*
44.736MHz
R3
31.6
TxFRAME_0
R4
31.6
RxRED_ALARM_0
D[7:0]
RD*
READY_OUT*
RxAVDD_0
C4
0.01uF
TxAVDD_0
R2
37.4
T1
T3001
1
6
3
4
RxDATA_IN_0
C1
0.01uF
WR*
C3
0.01uF
Rx_LOS_Ch_0
DVDD_0
J1
BNC
1
2
C5
0.01uF
XRT72L54_INT*
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