参数资料
| 型号： | XRT72L54IB |
| 厂商： | Exar Corporation |
| 文件页数： | 64/484页 |
| 文件大小： | 0K |
| 描述： | IC FRAMER DS3/E3 4CH 272PBGA |
| 产品变化通告： | XRT72Lx Series Obsolescence 02/May/2012 |
| 标准包装： | 40 |
| 控制器类型： | DS3/E3 调帧器 |
| 电源电压： | 3.3V |
| 电流 - 电源： | 190mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 272-BBGA |
| 供应商设备封装： | 272-PBGA（27x27） |
| 包装： | 托盘 |
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XRT72L54
FOUR CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
á
PRELIMINARY
REV. P1.1.2
137
Therefore, if the user is using either one of these in-
puts as an interrupt request input, then the user must
ensure that the appropriate interrupt service routine
or unconditional branch instruction (to the interrupt
service routine) is located at one of these address lo-
cations.
If the 8051 Microcontroller IC is required to interface
to external components in the data memory space of
sizes greater than 256 bytes, then both Ports 0 and 2
must be used as the address and data lines. Port 0
will function as a multiplexed address/data bus. Dur-
ing the first half of a memory cycle, Port 0 will operate
as the lower address byte. During the second half of
the memory cycle, Port 0 will operate as the bi-direc-
tional data bus. Port 2 will be used as the upper ad-
dress byte. ALE and the use of a 74HC373 transpar-
ent latch device can be used to de-multiplex the Ad-
dress and Data bus signals.
Figure 37 presents a schematic illustrating how the
XRT72L54 DS3/E3 Framer can be interfaced to the
8051 Microcontroller IC.
The circuitry in Figure 37 will function as follows, dur-
ing a Framer-request interrupt. The Framer device
would request an interrupt from the CPU by asserting
its active low INT output pin. This will cause the
INT0* input pin of the CPU to go "Low”. When this
happens the 8051 CPU will finish executing its cur-
rent instruction, and will then branch program control
to the Framer Device interrupt service routine. In the
case of Figure 37, the interrupt service routine will be
located in 0x0003 in code memory. The 8051 CPU
TABLE 14: INTERRUPT SERVICE ROUTINE LOCATION (IN CODE MEMORY) FOR THE INT0* AND INT1* INTERRUPT
INPUT PINS
INTERRUPT PIN
BRANCH TO LOCATION (IN SYSTEM MEMORY)
INT0*
0x0003
INT1*
0x0013
FIGURE 37. SCHEMATIC DEPICTING HOW TO INTERFACE THE XRT72L54 DS3/E3 FRAMER IC TO THE 8051 MICRO-
CONTROLLER
A10
U3
8051
16
17
39
38
37
36
35
34
33
32
30
21
22
23
24
25
26
27
28
12
13
WR
RD
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
ALE
A8
A9
A10
A11
A12
A13
A14
A15
INT0
INT1
5.0V
A8
A10
A9
XRT72L54_INT*
A8
U5
74HC373
1
11
20
2
5
6
9
12
15
16
19
3
4
7
8
13
14
17
18
OE
LE
VCC
1Q
2Q
3Q
4Q
5Q
6Q
7Q
8Q
1D
2D
3D
4D
5D
6D
7D
8D
XRT72L54_INT*
A9
To Address Decoder
HW_RESET*
ALE
5.0V
U4
XRT72L54
T19
V20
R19
H20
R18
P17
L18
L20
K20
K19
K18
K17
J20
J19
R20
P18
P19
P20
N18
N19
N20
M17
M18
T20
J17
M19
M20
RESET
RD_DS
ALE_AS
INT
CS
WR_RW
D0
D1
D2
D3
D4
D5
D6
D7
A0
A1
A2
A3
A4
A5
A6
A7
A8
MOTO/INTEL
Rdy_Dtck
A9
A10
XRT72L54_CS*
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