参数资料
| 型号： | XRT72L54IB |
| 厂商： | Exar Corporation |
| 文件页数： | 460/484页 |
| 文件大小： | 0K |
| 描述： | IC FRAMER DS3/E3 4CH 272PBGA |
| 产品变化通告： | XRT72Lx Series Obsolescence 02/May/2012 |
| 标准包装： | 40 |
| 控制器类型： | DS3/E3 调帧器 |
| 电源电压： | 3.3V |
| 电流 - 电源： | 190mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 272-BBGA |
| 供应商设备封装： | 272-PBGA（27x27） |
| 包装： | 托盘 |
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á
FOUR CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L54
PRELIMINARY
REV. P1.1.2
58
For subsequent write operations, within this burst I/O
access, the C/P simply repeats steps B.1 through
B.3, as illustrated in Figure 32.
2.3.2.2.1.2.3
Terminating the Burst I/O Access
Burst Access Operation will be terminated upon the
rising edge of the ALE_AS input signal. At this point
the Framer will cease to internally increment the
latched address value. Further, the C/P is now free
to execute either a Programmed I/O access or to start
another Burst Access Operation with the XRT72L54
DS3/E3 Framer.
2.3.2.2.2
Burst I/O Access in the Motorola
Mode
If the XRT72L54 DS3/E3 Framer is interfaced to a
Motorola-type C/P (e.g., the MC680x0 family, etc.),
then it should be configured to operate in the Motoro-
la mode (by tying the MOTO pin to VCC). Motorola-
type Read and Write Burst I/O Access operations are
described below.
2.3.2.2.2.1
The Motorola-Mode Read Burst I/O
Access Operation
Whenever a Motorola-type C/P wishes to read the
contents of numerous registers or buffer locations
over a contiguous range of addresses, then it should
do the following.
a. Perform the initial Read operation of the burst
access.
b. Perform the remaining read operations in the
burst access.
c. Terminate the burst access operation.
Each of these operations, within the Burst Access are
discussed below.
2.3.2.2.2.1.1
The Initial Read Operation
The initial read operation of a Motorola-type read
burst access is accomplished by executing a Pro-
grammed I/O Read cycle, as summarized below.
A.0
Execute a Single Ordinary (Programmed I/
O) Read Cycle, as described in steps A.1
through A.8 below.
A.1
Assert the ALE_AS (AS*) input pin by toggling
it "Low". This step enables the Address Bus
input drivers (within the XRT72L54 DS3/E3
Framer) within the Framer Microprocessor
Interface Block.
A.2
Place the address of the initial target register or
buffer location (within the Framer), on the
Address Bus input pins, A[10:0].
A.3
At the same time, the Address-Decoding cir-
cuitry (within the user's system) should assert
the CS (Chip Select) input pins of the Framer
by toggling it "Low". This action enables further
communication between the C/P and the
Framer Microprocessor Interface block.
A.4
After allowing the data on the Address Bus pins
to settle (by waiting the appropriate Address
Setup time), the C/P should toggle the
ALE_AS input pin "High". This step causes the
Framer device to latch the contents of the
FIGURE 32. BEHAVIOR OF THE MICROPROCESSOR INTERFACE SIGNALS, DURING SUBSEQUENT WRITE OPERATIONS
WITHIN THE
BURST I/O CYCLE
RDY_DTCK
ALE_AS
A(10:0)
CS
D(7:0)
RD_DS
WR_R/W
Address of "Initial" Target Register (Offset = 0x00)
Data Written at Offset = 0x01
Data Written at Offset = 0x02
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