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参数资料
| 型号： | ZPSD401A2V-C-20JI |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16K X 16 OTPROM, 40 I/O, PIA-GENERAL PURPOSE, PQCC68 |
| 封装： | PLASTIC, LDCC-68 |
| 文件页数： | 124/128页 |
| 文件大小： | 433K |
| 代理商： | ZPSD401A2V-C-20JI |
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PSD4XX Family
91
-20
-25
EPROM_CMiser
Symbol
Parameter
Conditions
Min Max Min Max
ON
Unit
tLVLX
ALE or AS Pulse Width
30
0
ns
tAVLX
Address Setup Time
(Note 3)
12
15
0
ns
tLXAX
Address Hold Time
(Note 3)
12
17
0
ns
tAVQV
Address Valid to Data Valid
(Note 3)
200
250
Add 20
ns
t SLQV
CS Valid to Data Valid
200
275
Add 20
ns
RD to Data Valid 8/16-Bit Bus
(Note 1)
50
80
0
ns
t RLQV
RD to Data Valid 8-Bit Bus,
8031 Separate Mode
(Note 2)
57
90
0
ns
t RHQX
RD Data Hold Time
(Note 1)
0
ns
tRLRH
RD Pulse Width
(Note 1)
40
70
0
ns
tRHQZ
RD to Data High-Z
(Note 1)
45
0
ns
tEHEL
E Pulse Width
40
70
0
ns
tTHEH
R/W Setup Time to Enable
20
15
0
ns
tELTL
R/W Hold Time After Enable
0
ns
In 16-Bit Data Bus
Address Input Valid to
Mode (Note 4)
40
60
0
ns
tAVPV
Address Output Delay
In 8-Bit Data Bus
50
60
0
ns
Mode (Note 4)
Read Timing (3.0 V ± 10%)
Explanation of AC Symbols for Non ZPLD Timing.
Example:
t AVLX Time from Address Valid to ALE Invalid.
A – Address
L – Logic Level Low or ALE
T – R/W
C – Power Down
N – Reset
t – Time
D– Input Data
P – Port Signal
V – Valid
E –E
Q – Output Data
X – No Longer a Valid Logic Level
H – Logic Level High
R – WR, UDS, LDS, DS, IORD, PSEN
Z – Float
I – Interrupt
S – Chip Select
13.11 Microcontroller Interface – AC/DC Parameters (ZPSD4XXV Versions)
(3.0 V ± 10%)
NOTES: 1. RD timing has the same timing as PSEN, DS, LDS, UDS signals.
2. RD and PSEN have the same timing for 8031 mode.
3. Any input used to select an internal PSD4XX function.
4. In multiplexed mode latched address generated from ADIO delay to address output on any Port.
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PDF描述 |
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参数描述 |
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