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参数资料
| 型号： | 37M602 |
| 厂商： | SMSC Corporation |
| 英文描述： | ENHANCED SUPER I/O CONTROLLER WITH INFRARED SUPPORT |
| 中文描述： | 增强的超级I / O控制器，支持红外线 |
| 文件页数： | 21/182页 |
| 文件大小： | 650K |
| 代理商： | 37M602 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页当前第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页
117
Table 50 - Status Register
D7
D6
D5
D4
D3
D2
D1
D0
UD
C/D
UD
IBF
OBF
Status Register
This register is cleared on a reset. This register
is read-only for the Host and read/write by the
FDC37M60x CPU.
UD Writable by FDC37M60x CPU. These bits
are user-definable.
C/D (Command
Data)
-
This
bit
specifies
whether the input data register contains data or
a command (0 = data, 1 = command). During a
host data/command write operation, this bit is
set to "1" if SA2 = 1 or reset to "0" if SA2 = 0.
IBF (Input Buffer Full) - This flag is set to “1”
whenever the host system writes data into the
input data register.
Setting this flag activates
the FDC37M60x CPU's nIBF (MIRQ) interrupt if
enabled. When the FDC37M60x CPU reads the
input
data
register
(DBB),
this
bit
is
automatically
reset
and
the
interrupt
is
cleared. There is no output pin associated with
this internal signal.
OBF
(Output Buffer Full) - This flag is set to
whenever the FDC37M60x CPU write to the
output data register (DBB).
When the host
system reads the output data register, this bit is
automatically reset.
EXTERNAL CLOCK SIGNAL
The FDC37M60x Keyboard Controller clock
source is a 12 MHz clock generated from a
14.318 MHz clock. The reset pulse must last for
at least 24 16 MHz clock periods. The pulse-
width requirement applies to both internally (Vcc
POR) and externally generated reset signals. In
powerdown mode, the external clock signal is
not loaded by the chip.
DEFAULT RESET CONDITIONS
The FDC37M60x has one source of reset: an
external reset via the RESET_DRV pin. Refer to
Table 51 for the effect of each type of reset on
the internal registers.
Table 51 - Resets
DESCRIPTION
HARDWARE RESET (RESET)
KCLK
Weak High
KDAT
Weak High
MCLK
Weak High
MDAT
Weak High
Host I/F Data Reg
N/A
Host I/F Status Reg
00H
N/A: Not Applicable
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