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参数资料
| 型号： | A3P015-1QNG68I |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 384 CLBS, 15000 GATES, QCC68 |
| 封装： | 8 X 8 MM, 0.90 MM HEIGHT, 0.40 MM PITCH, GREEN, QFN-68 |
| 文件页数： | 158/218页 |
| 文件大小： | 6270K |
| 代理商： | A3P015-1QNG68I |
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ProASIC3 DC and Switching Characteristics
2- 30
v1.4
The length of time an I/O can withstand IOSH/IOSL events depends on the junction temperature. The
reliability data below is based on a 3.3 V, 12 mA I/O setting, which is the worst case for this type of
analysis.
For example, at 110°C, the short current condition would have to be sustained for more than three
months to cause a reliability concern. The I/O design does not contain any short circuit protection,
but such protection would only be needed in extremely prolonged stress conditions.
Table 2-34 I/O Short Currents IOSH/IOSL
Applicable to Standard I/O Banks
Drive Strength
IOSL (mA)*
IOSH (mA)*
3.3 V LVTTL / 3.3 V LVCMOS
2 mA
27
25
4 mA
27
25
6 mA
54
51
8 mA
54
51
3.3 V LVCMOS Wide Range2
100 A
TBD
2.5 V LVCMOS
2 mA
18
16
4 mA
18
16
6 mA
37
32
8 mA
37
32
1.8 V LVCMOS
2 mA
11
9
4 mA
22
17
1.5 V LVCMOS
2 mA
16
13
Notes:
1. TJ = 100°C
2. Applicable to 3.3 V LVCMOS Wide Range. IOSL/IOSH dependent on the I/O buffer drive strength
selected for wide range applications. All LVCMOS 3.3 V software macros support LVCMOS
3.3 V wide range as specified in the JESD8b specification.
Table 2-35 Duration of Short Circuit Event before Failure
Temperature
Time before Failure
–40°C
> 20 years
0°C
> 20 years
25°C
> 20 years
70°C
5 years
85°C
2 years
100°C
6 months
110°C
3 months
Table 2-36 I/O Input Rise Time, Fall Time, and Related I/O Reliability
Input Buffer
Input Rise/Fall Time (min.)
Input Rise/Fall Time (max.)
Reliability
LVTTL/LVCMOS
No requirement
10 ns *
20 years (110°C)
LVDS/B-LVDS/
M-LVDS/LVPECL
No requirement
10 ns *
10 years (100°C)
* The maximum input rise/fall time is related to the noise induced into the input buffer trace. If the
noise is low, then the rise time and fall time of input buffers can be increased beyond the
maximum value. The longer the rise/fall times, the more susceptible the input signal is to the
board noise. Actel recommends signal integrity evaluation/characterization of the system to
ensure that there is no excessive noise coupling into input signals.
相关PDF资料 |
PDF描述 |
|---|---|
| A3P015-1QNG68 | FPGA, 384 CLBS, 15000 GATES, 350 MHz, QCC68 |
| A3P015-2QN68I | FPGA, 384 CLBS, 15000 GATES, QCC68 |
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| A3P015-2QNG68 | FPGA, 384 CLBS, 15000 GATES, 350 MHz, QCC68 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| A3P015-1VQ144 | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P015-1VQ144ES | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P015-1VQ144I | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P015-1VQ144PP | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P015-1VQG144 | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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