参数资料
| 型号： | AD5737ACPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 42/44页 |
| 文件大小： | 0K |
| 描述： | IC DAC QUAD 12BIT CUR 64-LFCSP |
| 标准包装： | 1 |
| 设置时间： | 15µs |
| 位数： | 12 |
| 数据接口： | DSP，MICROWIRE?，QSPI?，串行，SPI? |
| 转换器数目： | 4 |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 托盘 |
| 输出数目和类型： | 4 电流，单极 |
| 采样率（每秒）： | * |
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Data Sheet
AD5737
Rev. C | Page 7 of 44
AC PERFORMANCE CHARACTERISTICS
AVDD = VBOOST_x = 15 V; DVDD = 2.7 V to 5.5 V; AVCC = 4.5 V to 5.5 V; dc-to-dc converter disabled; AGND = DGND = GNDSWx = 0 V;
REFIN = 5 V; RL = 300 ; all specifications TMIN to TMAX, unless otherwise noted.
Table 2.
Parameter1
Min
Typ
Max
Unit
Test Conditions/Comments
DYNAMIC PERFORMANCE, CURRENT
OUTPUT
Output Current Settling Time
15
s
To 0.1% FSR, 0 mA to 24 mA range
See Test Conditions/Comments
ms
For settling times when using the dc-to-dc con-
Output Noise (0.1 Hz to 10 Hz
Bandwidth)
0.15
LSB p-p
12-bit LSB, 0 mA to 24 mA range
Output Noise Spectral Density
0.5
nA/√Hz
Measured at 10 kHz, midscale output, 0 mA
to 24 mA range
1 Guaranteed by design and characterization; not production tested.
TIMING CHARACTERISTICS
AVDD = VBOOST_x = 15 V; DVDD = 2.7 V to 5.5 V; AVCC = 4.5 V to 5.5 V; dc-to-dc converter disabled; AGND = DGND = GNDSWx = 0 V;
REFIN = 5 V; RL = 300 ; all specifications TMIN to TMAX, unless otherwise noted.
Table 3.
Parameter1, 2, 3
Limit at TMIN, TMAX
Unit
Description
t
1
33
ns min
SCLK cycle time
t
2
13
ns min
SCLK high time
t
3
13
ns min
SCLK low time
t
4
13
ns min
SYNC falling edge to SCLK falling edge setup time
t
5
13
ns min
24th/32nd SCLK falling edge to SYNC rising edge (see Figure 53)
t
6
198
ns min
SYNC high time
t
7
5
ns min
Data setup time
t
8
5
ns min
Data hold time
t
9
20
s min
SYNC rising edge to LDAC falling edge (all DACs updated or any channel has
digital slew rate control enabled)
5
s min
SYNC rising edge to LDAC falling edge (single DAC updated)
t
10
ns min
LDAC pulse width low
t
11
500
ns max
LDAC falling edge to DAC output response time
t
12
s max
DAC output settling time
t
13
10
ns min
CLEAR high time
t
14
5
s max
CLEAR activation time
t
15
40
ns max
SCLK rising edge to SDO valid
t
16
SYNC rising edge to DAC output response time (LDAC = 0)
21
s min
All DACs updated
5
s min
Single DAC updated
t
17
500
ns min
LDAC falling edge to SYNC rising edge
t
18
800
ns min
RESET pulse width
t
19
4
SYNC high to next SYNC low (digital slew rate control enabled)
20
s min
All DACs updated
5
s min
Single DAC updated
1 Guaranteed by design and characterization; not production tested.
2 All input signals are specified with t
RISE = tFALL = 5 ns (10% to 90% of DVDD) and timed from a voltage level of 1.2 V.
4 This specification applies if LDAC is held low during the write cycle; otherwise, see t
9.
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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