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参数资料
| 型号： | AD6620S |
| 厂商： | Analog Devices, Inc. |
| 英文描述： | 65 MSPS Digital Receive Signal Processor |
| 中文描述： | 65 MSPS的数字接收信号处理器 |
| 文件页数： | 7/43页 |
| 文件大小： | 354K |
| 代理商： | AD6620S |
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AD6620
–7–
REV. 0
TIMING DIAGRAMS
CLK, INPUTS, PARALLEL OUTPUTS
RESET with PAR/SER = “1” establishes Parallel Outputs active.
t
CLKH
t
CLKL
t
CLK
CLK
Figure 3. CLK Timing Requirements
CLK
IN[15:0]
EXP[2:0]
A/B
t
SI
t
HI
DATA
Figure 4. Input Data Timing Requirements
CLK
OUT[15:0]
VALID OUTPUT DATA
DV
OUT
I/Q
OUT
t
DPR
t
DPF
I
Q
I
Q
I
A
Q
A
I
B
Q
B
t
DPF
Figure 5. Parallel Output Switching Characteristics
SYNC PULSES: SLAVE OR MASTER
t
SY
t
HY
CLK
SYNC NCO
SYNC CIC
SYNC RCF
Figure 6. SYNC Slave Timing Requirements
t
DY
CLK
SYNC NCO
SYNC CIC
SYNC RCF
Figure 7. SYNC Master Delay
t
RESL
RESET
Figure 8. Reset Timing Requirements
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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