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参数资料
| 型号： | AD9512/PCBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 4/48页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9512 |
| 设计资源： | AD9512 Eval Brd BOM AD9511/12 All Layers AD9511/12 Schematics AD9511/12 Gerber Files |
| 标准包装： | 1 |
| 主要目的： | 计时，时钟分配 |
| 已用 IC / 零件： | AD9512 |
| 已供物品： | 板 |
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AD9512
Rev. A | Page 12 of 48
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
DELAY BLOCK ADDITIVE TIME JITTER1
Incremental additive jitter1
100 MHz Output
Delay FS = 1 ns (1600 μA, 1C) Fine Adj. 00000
0.61
ps
Delay FS = 1 ns (1600 μA, 1C) Fine Adj. 11111
0.73
ps
Delay FS = 2 ns (800 μA, 1C) Fine Adj. 00000
0.71
ps
Delay FS = 2 ns (800 μA, 1C) Fine Adj. 11111
1.2
ps
Delay FS = 3 ns (800 μA, 4C) Fine Adj. 00000
0.86
ps
Delay FS = 3 ns (800 μA, 4C) Fine Adj. 11111
1.8
ps
Delay FS = 4 ns (400 μA, 4C) Fine Adj. 00000
1.2
ps
Delay FS = 4 ns (400 μA, 4C) Fine Adj. 11111
2.1
ps
Delay FS = 5 ns (200 μA, 1C) Fine Adj. 00000
1.3
ps
Delay FS = 5 ns (200 μA, 1C) Fine Adj. 11111
2.7
ps
Delay FS = 11 ns (200 μA, 4C) Fine Adj. 00000
2.0
ps
Delay FS = 11 ns (200 μA, 4C) Fine Adj. 00100
2.8
ps
1 This value is incremental. That is, it is in addition to the jitter of the LVDS or CMOS output without the delay. To estimate the total jitter, the LVDS or CMOS output jitter
should be added to this value using the root sum of the squares (RSS) method.
SERIAL CONTROL PORT
Table 6.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CSB, SCLK (INPUTS)
CSB and SCLK have 30 kΩ
internal pull-down resistors
Input Logic 1 Voltage
2.0
V
Input Logic 0 Voltage
0.8
V
Input Logic 1 Current
110
μA
Input Logic 0 Current
1
μA
Input Capacitance
2
pF
SDIO (WHEN INPUT)
Input Logic 1 Voltage
2.0
V
Input Logic 0 Voltage
0.8
V
Input Logic 1 Current
10
nA
Input Logic 0 Current
10
nA
Input Capacitance
2
pF
SDIO, SDO (OUTPUTS)
Output Logic 1 Voltage
2.7
V
Output Logic 0 Voltage
0.4
V
TIMING
Clock Rate (SCLK, 1/tSCLK)
25
MHz
Pulse Width High, tPWH
16
ns
Pulse Width Low, tPWL
16
ns
SDIO to SCLK Setup, tDS
2
ns
SCLK to SDIO Hold, tDH
1
ns
SCLK to Valid SDIO and SDO, tDV
6
ns
CSB to SCLK Setup and Hold, tS, tH
2
ns
CSB Minimum Pulse Width High, tPWH
3
ns
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PDF描述 |
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参数描述 |
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