参数资料
| 型号： | AD9513BCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 23/28页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK DIST 3OUT PLL 32LFCSP |
| 标准包装： | 1 |
| 类型： | 扇出缓冲器（分配），除法器 |
| PLL： | 无 |
| 输入： | 时钟 |
| 输出： | CMOS，LVDS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:3 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 800MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 32-LFCSP-VQ（5x5） |
| 包装： | 托盘 |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
| 配用： | AD9513/PCBZ-ND - BOARD EVAL FOR AD9513 |
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AD9513
Rev. 0 | Page 4 of 28
TIMING CHARACTERISTICS
CLK input slew rate = 1 V/ns or greater.
Table 3.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVDS
Termination = 100 Ω differential
Output Rise Time, tRL
200
350
ps
20% to 80%, measured differentially
Output Fall Time, tFL
210
350
ps
80% to 20%, measured differentially
PROPAGATION DELAY, tLVDS, CLK-TO-LVDS OUT
Delay off on OUT2
OUT0, OUT1, OUT2
Divide = 1
1.03
1.29
1.62
ns
Divide = 2 32
1.09
1.35
1.68
ns
Variation with Temperature
0.9
ps/°C
OUT2
Divide = 1
1.07
1.35
1.69
ns
Divide = 2 32
1.13
1.41
1.75
ns
Variation with Temperature
0.9
ps/°C
OUTPUT SKEW, LVDS OUTPUTS
Delay off on OUT2
OUT0 to OUT1 on Same Part, tSKV 1
135
20
+125
ps
OUT0 to OUT2 on Same Part, tSKV1
205
65
+90
ps
All LVDS OUTs Across Multiple Parts, tSKV_AB 2
375
ps
Same LVDS OUTs Across Multiple Parts, tSKV_AB2
300
ps
CMOS
B outputs are inverted; termination = open
Output Rise Time, tRC
650
865
ps
20% to 80%; CLOAD = 3 pF
Output Fall Time, tFC
650
990
ps
80% to 20%; CLOAD = 3 pF
PROPAGATION DELAY, tCMOS, CLK-TO-CMOS OUT
Delay off on OUT2
OUT0, OUT1
Divide = 1
1.14
1.46
1.89
ns
Divide = 2 32
1.19
1.51
1.94
ns
Variation with Temperature
1
ps/°C
OUT2
Divide = 1
1.20
1.53
1.97
ns
Divide = 2 32
1.24
1.57
2.01
ns
Variation with Temperature
1
ps/°C
OUTPUT SKEW, CMOS OUTPUTS
Delay off on OUT2
All CMOS OUTs on Same Part, tSKC1
230
+135
ps
All CMOS OUTs Across Multiple Parts, tSKC_AB2
415
ps
Same CMOS OUTs Across Multiple Parts, tSKC_AB2
330
ps
LVDS-TO-CMOS OUT
Everything the same; different logic type
Output Skew, tSKV_C
510
ps
LVDS to CMOS on same part
DELAY ADJUST (OUT2; LVDS AND CMOS)
S0 = 1/3
Zero-Scale Delay Time3
0.35
ns
Zero-Scale Variation with Temperature
0.20
ps/°C
Full-Scale Time Delay3
1.8
ns
Full-Scale Variation with Temperature
0.38
ps/°C
S0 = 2/3
Zero-Scale Delay Time3
0.48
ns
Zero-Scale Variation with Temperature
0.31
ps/°C
Full-Scale Time Delay3
6.0
ns
Full-Scale Variation with Temperature
1.3
ps/°C
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