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参数资料
| 型号： | AD9520-5BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 3/76页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN EXT VCO 64LFCSP |
| 设计资源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) |
| 标准包装： | 750 |
| 类型： | 时钟发生器，扇出配送 |
| PLL： | 是 |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:12，2:24 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 2.4GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 带卷 (TR) |
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Data Sheet
AD9520-5
Rev. A | Page 11 of 76
CLOCK OUTPUT ABSOLUTE TIME JITTER (CLOCK GENERATION USING EXTERNAL VCXO)
Table 7.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL OUTPUT ABSOLUTE TIME JITTER
Application example based on a typical setup using an
external 245.76 MHz VCXO (Toyocom TCO-2112);
reference = 15.36 MHz; R DIV = 1
LVPECL = 245.76 MHz; PLL LBW = 125 Hz
54
fs rms
Integration BW = 200 kHz to 5 MHz
77
fs rms
Integration BW = 200 kHz to 10 MHz
109
fs rms
Integration BW = 12 kHz to 20 MHz
LVPECL = 122.88 MHz; PLL LBW = 125 Hz
79
fs rms
Integration BW = 200 kHz to 5 MHz
114
fs rms
Integration BW = 200 kHz to 10 MHz
163
fs rms
Integration BW = 12 kHz to 20 MHz
LVPECL = 61.44 MHz; PLL LBW = 125 Hz
124
fs rms
Integration BW = 200 kHz to 5 MHz
176
fs rms
Integration BW = 200 kHz to 10 MHz
259
fs rms
Integration BW = 12 kHz to 20 MHz
CLOCK OUTPUT ADDITIVE TIME JITTER (VCO DIVIDER NOT USED)
Table 8.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL OUTPUT ADDITIVE TIME JITTER
Distribution section only; does not include the PLL;
measured at rising edge of the clock signal
CLK = 622.08 MHz
46
fs rms
Integration bandwidth = 12 kHz to 20 MHz
Any LVPECL Output = 622.08 MHz
Divide Ratio = 1
CLK = 622.08 MHz
64
fs rms
Integration bandwidth = 12 kHz to 20 MHz
Any LVPECL Output = 155.52 MHz
Divide Ratio = 4
CLK = 1000 MHz
223
fs rms
Calculated from SNR of ADC method
Any LVPECL Output = 100 MHz
Broadband jitter
Divide Ratio = 10
CLK = 500 MHz
209
fs rms
Calculated from SNR of ADC method
Any LVPECL Output = 100 MHz
Broadband jitter
Divide Ratio = 5
CMOS OUTPUT ADDITIVE TIME JITTER
Distribution section only; does not include the PLL
CLK = 200 MHz
325
fs rms
Calculated from SNR of ADC method
Any CMOS Output Pair = 100 MHz
Broadband jitter
Divide Ratio = 2
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| AD9521TE | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Log/Antilog Amplifier |
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