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参数资料
| 型号： | AD9522-0BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 66/84页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN 2.8GHZ VCO 64LFCSP |
| 标准包装： | 750 |
| 类型： | 时钟发生器，扇出配送 |
| PLL： | 是 |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVDS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:12，2:24 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 2.95GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 带卷 (TR) |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页当前第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页
AD9522-0
Rev. 0 | Page 69 of 84
Reg.
Addr
(Hex) Bit(s) Name
Description
[7]
[6]
[5] [4]
[3]
[2]
Level or
Dynamic
Signal
Signal at STATUS Pin
1
0
1
0
DYN
Unselected reference to PLL (not available when in
differential mode).
1
0
1
0
1
LVL
Status of selected reference (status of differential reference);
active low.
1
0
1
0
LVL
Status of unselected reference (not available in differential
mode); active low.
1
0
1
LVL
Status of REF1 frequency (active low).
1
0
LVL
Status of REF2 frequency (active low).
1
0
1
LVL
(Status of REF1 frequency) AND (status of REF2 frequency).
1
0
1
0
LVL
(DLD) AND (Status of selected reference) AND (status of VCO).
1
0
1
LVL
Status of VCO frequency (active low).
1
0
LVL
Selected reference (low = REF2, high = REF1).
1
0
1
LVL
DLD (active low).
1
0
LVL
Holdover active (active low).
1
LVL
LD pin comparator output (active low).
017
[1:0]
Antibacklash
pulse width
[1]
[0]
Antibacklash Pulse Width (ns)
0
2.9 (default)
0
1
1.3
1
0
6.0
1
2.9
018
[7]
Enable CMOS
reference input
dc offset
Enables dc offset in single-ended CMOS input mode to prevent chattering when ac-coupled and input is lost.
[7] = 0; disable dc offset (default).
[7] = 1; enable dc offset.
018
[6:5]
Lock detect
counter
Required consecutive number of PFD cycles with edges inside lock detect window before the DLD indicates
a locked condition.
[6]
[5]
PFD Cycles to Determine Lock
0
5 (default)
0
1
16
1
0
64
1
255
018
[4]
Digital lock
detect window
If the time difference of the rising edges at the inputs to the PFD are less than the lock detect window time,
the digital lock detect flag is set. The flag remains set until the time difference is greater than the loss-of-lock
threshold.
[4] = 0; high range (default).
[4] = 1; low range.
018
[3]
Disable digital
lock detect
Digital lock detect operation.
[3] = 0; normal lock detect operation (default).
[3] = 1; disable lock detect.
018
[2:1]
VCO calibration
divider
Divider used to generate the VCO calibration clock from the PLL reference clock (see the VCO Calibration section for
the recommended setting of the VCO calibration divider based on the PFD rate).
[2]
[1]
VCO Calibration Clock Divider
0
2
0
1
4
1
0
8
1
16 (default)
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PDF描述 |
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