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参数资料
| 型号： | AD9640ABCPZ-105 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 7/52页 |
| 文件大小： | 0K |
| 描述： | IC ADC 14BIT 105MSPS 64LFCSP |
| 设计资源： | Interfacing ADL5534 to AD9640 High Speed ADC (CN0049) |
| 标准包装： | 1 |
| 位数： | 14 |
| 采样率（每秒）： | 105M |
| 数据接口： | 串行，SPI? |
| 转换器数目： | 2 |
| 功率耗散（最大）： | 657mW |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 托盘 |
| 输入数目和类型： | 4 个单端，单极；2 个差分，单极 |
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AD9640
Rev. B | Page 15 of 52
NOTES
1. NC = NO CONNECT.
2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE
ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO
GROUND FOR PROPER OPERATION.
PIN CONFIGURATIONS AND FUNCTION DESCRIPTIONS
17
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31
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D5
A
D6
A
D7
A
DRG
ND
DR
VD
D
D8
A
D9
A
DV
DD
D10
A
D1
1A
D12
A
D13
A
(
M
S
B
)
FD
0
A
FD
1
A
FD
2
A
FD
3
A
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
DRG
ND
D5B
D4B
D3B
D2B
D1B
D0B
(
L
S
B
)
DV
DD
FD
3
B
FD
2
B
FD
1
B
FD
0
B
SYN
C
CS
B
CL
K
–
CL
K
+
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
DRVDD
D6B
D7B
D8B
D9B
D10B
D11B
D12B
D13B (MSB)
DCOB
DCOA
D0A (LSB)
D1A
D2A
D3A
D4A
SCLK/DFS
SDIO/DCS
AVDD
VIN+B
VIN–B
RBIAS
CML
SENSE
VREF
VIN–A
VIN+A
AVDD
SMI SDFS
SMI SCLK/PDWN
SMI SDO/OEB
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
06
54
7-
0
02
PIN 1
INDICATOR
AD9640
PARALLEL CMOS
TOP VIEW
(Not to Scale)
EXPOSED PADDLE, PIN 0
(BOTTOM OF PACKAGE)
Figure 6. Pin Configuration, LFCSP Parallel CMOS (Top View)
Table 11. Pin Function Descriptions (Parallel CMOS Mode)
Pin No.
Mnemonic
Type
Description
ADC Power Supplies
20, 64
DRGND
Ground
Digital Output Ground.
1, 21
DRVDD
Supply
Digital Output Driver Supply (1.8 V to 3.3 V).
24, 57
DVDD
Supply
Digital Power Supply (1.8 V Nominal).
36, 45, 46
AVDD
Supply
Analog Power Supply (1.8 V Nominal).
0
AGND,
Exposed Pad
Ground
The exposed thermal pad on the bottom of the package provides the analog ground
for the part. This exposed pad must be connected to ground for proper operation.
ADC Analog
37
VIN+A
Input
Differential Analog Input Pin (+) for Channel A.
38
VINA
Input
Differential Analog Input Pin () for Channel A.
44
VIN+B
Input
Differential Analog Input Pin (+) for Channel B.
43
VINB
Input
Differential Analog Input Pin () for Channel B.
39
VREF
Input/Output
Voltage Reference Input/Output.
40
SENSE
Input
Voltage Reference Mode Select. See Table 14 for details.
42
RBIAS
Input/Output
External Reference Bias Resistor.
41
CML
Output
Common Mode Level Bias Output for Analog Inputs.
49
CLK+
Input
ADC Clock Input—True.
50
CLK
Input
ADC Clock Input—Complement.
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PDF描述 |
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参数描述 |
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