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参数资料
| 型号： | ADN2812ACPZ-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 16/28页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK/DATA RECOVERY 32LFCSP |
| 标准包装： | 5,000 |
| 类型： | 时钟和数据恢复（CDR），多路复用器 |
| PLL： | 是 |
| 主要目的： | SONET/SDH |
| 输入： | CML |
| 输出： | CML |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 2.7GHz |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 32-LFCSP-VQ（5x5） |
| 包装： | 带卷 (TR) |
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Data Sheet
ADN2812
Rev. E | Page 23 of 28
04228-
027
50Ω
PIN
VREF
NIN
CIN
COUT
V1
CIN
V1b
V2
V2b
TIA
LIMAMP
CDR
+
–
VCC
DATAOUTP
DATAOUTN
1
V1
V1b
V2
V2b
VDIFF
2
3
4
VREF
VTH
ADN2812
VDIFF = V2–V2b
VTH = ADN2812 QUANTIZER THRESHOLD
NOTES:
1. DURING DATA PATTERNS WITH HIGH TRANSITION DENSITY, DIFFERENTIAL DC VOLTAGE AT V1 AND V2 IS ZERO.
2. WHEN THE OUTPUT OF THE TIA GOES TO CID, V1 AND V1b ARE DRIVEN TO DIFFERENT DC LEVELS. V2 AND V2b DISCHARGE TO THE
VREF LEVEL, WHICH EFFECTIVELY INTRODUCES A DIFFERENTIAL DC OFFSET ACROSS THE AC COUPLING CAPACITORS.
3. WHEN THE BURST OF DATA STARTS AGAIN, THE DIFFERENTIAL DC OFFSET ACROSS THE AC COUPLING CAPACITORS IS APPLIED TO
THE INPUT LEVELS CAUSING A DC SHIFT IN THE DIFFERENTIAL INPUT. THIS SHIFT IS LARGE ENOUGH SUCH THAT ONE OF THE STATES,
EITHER HIGH OR LOW DEPENDING ON THE LEVELS OF V1AND V1b WHEN THE TIA WENT TO CID, IS CANCELED OUT. THE QUANTIZER
DOES NOT RECOGNIZE THIS AS A VALID STATE.
4. THE DC OFFSET SLOWLY DISCHARGES UNTIL THE DIFFERENTIAL INPUT VOLTAGE EXCEEDS THE SENSITIVITY OF THE ADN2812. THE
QUANTIZER CAN RECOGNIZE BOTH HIGH AND LOW STATES AT THIS POINT.
Figure 27. Example of Baseline Wander
DC-COUPLED APPLICATION
The inputs to the ADN2812 can be dc-coupled. This might be
necessary in burst mode applications, where there are long periods
of CIDs, and baseline wander cannot be tolerated. If the inputs
to the ADN2812 are dc-coupled, care must be taken not to
violate the input range and common-mode level requirements
of the ADN2812 (see Figure 28 through Figure 30). If dc coupling
is required, and the output levels of the TIA do not adhere to
the levels shown in Figure 29, level shifting and/or an attenuator
must be between the TIA outputs and the ADN2812 inputs.
04228-
028
50Ω
0.1F
50Ω
3kΩ
NIN
PIN
ADN2812
2.5V
VREF
50Ω
TIA
VCC
Figure 28. DC-Coupled Application
04228-
029
PIN
IN
PU
T
(V)
VPP = PIN – NIN = 2 × VSE = 10mV AT SENSITIVITY
VSE = 5mV MIN
VCM = 2.3V MIN
(DC-COUPLED)
NIN
Figure 29. Minimum Allowed DC-Coupled Input Levels
04228-
030
PIN
IN
PU
T
(V)
VPP = PIN – NIN = 2 × VSE = 2.0V MAX
VSE = 1.0V MAX
VCM = 2.3V
(DC-COUPLED)
NIN
Figure 30. Maximum Allowed DC-Coupled Input Levels
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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