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参数资料
型号： ADN2812ACPZ-RL
厂商： Analog Devices Inc
文件页数： 3/28页
文件大小： 0K
描述： IC CLOCK/DATA RECOVERY 32LFCSP
标准包装： 5,000
类型： 时钟和数据恢复（CDR），多路复用器
PLL： 是
主要目的： SONET/SDH
输入： CML
输出： CML
电路数： 1
比率 - 输入:输出： 1:2
差分 - 输入:输出： 是/是
频率 - 最大： 2.7GHz
电源电压： 3 V ~ 3.6 V
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 32-VFQFN 裸露焊盘，CSP
供应商设备封装： 32-LFCSP-VQ（5x5）
包装： 带卷 (TR)
Data Sheet
ADN2812
Rev. E | Page 11 of 28
Table 6. Internal Register Map1
Reg. Name
R/W
Address
D7
D6
D5
D4
D3
D2
D1
D0
FREQ0
R
0x00
MSB
LSB
FREQ1
R
0x01
MSB
LSB
FREQ2
R
0x02
0
MSB
LSB
RATE
R
0x03
COARSE_RD[8] MSB
Coarse data rate readback
COARSE_RD[1]
MISC
R
0x04
x
LOS
status
Static
LOL
status
Data rate
measure
complete
x
COARSE_
RD[0] LSB
CTRLA
W
0x08
FREF range
Data rate/DIV_FREF ratio
Measure
data rate
Lock to
reference
CTRLA_RD
R
0x05
Readback CTRLA contents
CTRLB
W
0x09
Config
LOL
Reset
MISC[4]
System
reset
0
Reset
MISC[2]
0
CTRLB_RD
R
0x06
Readback CTRLBcontents
CTRLC
W
0x11
0
Config LOS
Squelch
mode
0
1
All writeable registers default to 0x00.
Table 7. Miscellaneous Register, MISC
LOS Status
Static LOL
LOL Status
Data Rate Measurement
Complete
Coarse Rate
Readback LSB
D7
D6
D5
D4
D3
D2
D1
D0
x
0 = No loss of signal
0 = Waiting for next LOL
0 = Locked
0 = Measuring data rate
x
COARSE_RD[0]
1 = Loss of signal
1 = Static LOL until reset
1 = Acquiring
1 = Measurement complete
Table 8. Control Register, CTRLA1
FREF Range
Data Rate/DIV_FREF Ratio
Measure Data Rate
Lock to Reference
D7
D6
D5
D4
D3
D2
D1
D0
0
12.3 MHz to 25 MHz
0
1
Set to 1 to measure data rate
0 = Lock to input data
0
1
25 MHz to 50 MHz
0
1
2
1 = Lock to reference clock
1
0
50 MHz to 100 MHz
0
1
0
4
1
100 MHz to 200 MHz
n
2n
1
0
256
1
Where DIV_FREF is the divided down reference referred to the 12.3 MHz to 25 MHz band (see the Reference Clock (Optional) section).
Table 9. Control Register, CTRLB
Config LOL
Reset MISC[4]
System Reset
Reset MISC[2]
D7
D6
D5
D4
D3
D2
D1
D0
0 = LOL pin normal operation
1 = LOL pin is static LOL
Write a 1 followed by
0 to reset MISC[4]
Write a 1 followed by
0 to reset ADN2812
Set
to 0
Write a 1 followed by
0 to reset MISC[2]
Set
to 0
Set
to 0
Set
to 0
Table 10. Control Register, CTRLC
Config LOS
Squelch Mode
D7
D6
D5
D4
D3
D2
D1
D0
Set to 0
0 = Active high LOS
0 = Squelch CLK and DATA
Set to 0
1 = Active low LOS
1 = Squelch CLK or DATA
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PDF描述
ADN2819ACPZ-CML-RL IC CLOCK/DATA RECOVERY 48LFCSP
MS27484T24B35SC CONN PLUG 128POS STRAIGHT W/SCKT
MS27484T24B35SB CONN PLUG 128POS STRAIGHT W/SCKT
MS27473E24B35SB CONN PLUG 128POS STRAIGHT W/SCKT
ADN2818ACPZ-RL7 IC CLOCK/DATA RECOVERY 32-LFCSP
相关代理商/技术参数
参数描述
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