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参数资料
型号： ADSP-21061KSZ-133
厂商： Analog Devices Inc
文件页数： 32/52页
文件大小： 0K
描述： IC DSP CONTROLLER 32BIT 240MQFP
产品培训模块： SHARC Processor Overview
标准包装： 1
系列： SHARC®
类型： 浮点
接口： 同步串行端口（SSP）
时钟速率： 33MHz
非易失内存： 外部
芯片上RAM： 128kB
电压 - 输入/输出： 5.00V
电压 - 核心： 5.00V
工作温度： 0°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 240-BFQFP 裸露焊盘
供应商设备封装： 240-MQFP-EP（32x32）
包装： 托盘
Rev. D | Page 38 of 52 | May 2013
ADSP-21061/ADSP-21061L
Serial Ports
To determine whether communication is possible between two
devices at clock speed n, the following specifications must be
confirmed: 1) frame sync delay and frame sync setup and hold,
2) data delay and data setup and hold, and 3) SCLK width.
Table 21. Serial Ports—External Clock
Parameter
5 V and 3.3 V
Unit
Min
Max
Timing Requirements
tSFSE
TFS/RFS Setup Before TCLK/RCLK1
3.5
ns
tHFSE
TFS/RFS Hold After TCLK/RCLK1, 2
4ns
tSDRE
Receive Data Setup Before RCLK1
1.5
ns
tHDRE
Receive Data Hold After RCLK1
4ns
tSCLKW
TCLK/RCLK Width
9
ns
tSCLK
TCLK/RCLK Period
tCK
ns
1 Referenced to sample edge.
2 RFS hold after RCK when MCE = 1, MFD = 0 is 0 ns minimum from drive edge. TFS hold after TCK for late external TFS is 0 ns minimum from drive edge.
Table 22. Serial Ports—Internal Clock
Parameter
5 V and 3.3 V
Unit
Min
Max
Timing Requirements
tSFSI
TFS Setup Before TCLK1; RFS Setup Before RCLK1
8ns
tHFSI
TFS/RFS Hold After TCLK/RCLK1, 2
1ns
tSDRI
Receive Data Setup Before RCLK1
3ns
tHDRI
Receive Data Hold After RCLK1
3ns
1 Referenced to sample edge.
2 RFS hold after RCK when MCE = 1, MFD = 0 is 0 ns minimum from drive edge. TFS hold after TCK for late external TFS is 0 ns minimum from drive edge.
Table 23. Serial Ports—External or Internal Clock
Parameter
5 V and 3.3 V
Unit
Min
Max
Switching Characteristics
tDFSE
RFS Delay After RCLK (Internally Generated RFS)1
13
ns
tHOFSE
RFS Hold After RCLK (Internally Generated RFS)1
3ns
1 Referenced to drive edge.
Table 24. Serial Ports—External Clock
Parameter
5 V and 3.3 V
Unit
Min
Max
Switching Characteristics
tDFSE
TFS Delay After TCLK (Internally Generated TFS)1
13
ns
tHOFSE
TFS Hold After TCLK (Internally Generated TFS)1
3ns
tDDTE
Transmit Data Delay After TCLK1
16
ns
tHODTE
Transmit Data Hold After TCLK1
5ns
1 Referenced to drive edge.
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PDF描述
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