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参数资料
| 型号： | ADSP-2191MKSTZ-160 |
| 厂商： | ANALOG DEVICES INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 16-bit Fixed-Point DSP, 160 MIPS, 160K bytes RAM; Package: 144 ld LQFP (20x20mm); No of Pins: 144; Temperature Range: Comm. |
| 中文描述： | 16-BIT, 100 MHz, OTHER DSP, PQFP144 |
| 封装： | PLASTIC, LQFP-144 |
| 文件页数： | 16/48页 |
| 文件大小： | 1789K |
| 代理商： | ADSP-2191MKSTZ-160 |
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–23–
REV. A
ADSP-2191M
External Port Read Cycle Timing
For additional information on the ACK signal, see the discussion
Table 13. External Port Read Cycle Timing
Parameter1, 2
Min
Max
Unit
Switching Characteristics
t
CSRS
Chip Select Asserted to
RD Asserted Delay
0.5t
HCLK –3
ns
t
ARS
Address Valid to
RD Setup and Delay
0.5t
HCLK –3
ns
t
RSCS
RD Deasserted to Chip Select Deasserted Setup
0.5t
HCLK –2
ns
t
RW
RD Strobe Pulsewidth
t
HCLK –2+ W
3
ns
t
RSA
RD Deasserted to Address Invalid Setup
0.5t
HCLK –2
ns
t
RWR
RD Deasserted to WR, RD Asserted
t
HCLK
Timing Requirements
t
AKW
ACK Strobe Pulsewidth
t
HCLK
ns
t
RDA
RD Asserted to Data Access Setup
t
HCLK –4 +W
3
ns
t
ADA
Address Valid to Data Access Setup
t
HCLK +W
3
ns
t
SDA
Chip Select Asserted to Data Access Setup
t
HCLK +W
3
ns
t
SD
Data Valid to
RD Deasserted Setup
7
ns
t
HRD
RD Deasserted to Data Invalid Hold
0
ns
t
DRSAK
ACK Delay from
RD Low
0
ns
1t
HCLK is the peripheral clock period.
2These are timing parameters that are based on worst-case operating conditions.
3W = (number of waitstates specified in wait register)
tHCLK.
Figure 12. External Port Read Cycle Timing
D15–0
tARS
tRW
tAKW
tCDA
tRDA
tADA
tSDA
tSD
tHRD
ACK
RD
A21–0
tCSRS
tRSA
tRSCS
tDRSAK
tRWR
MS3--0
IOMS
BMS
WR
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PDF描述 |
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相关代理商/技术参数 |
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