参数资料
| 型号： | ADSP-21992YBC |
| 厂商： | Analog Devices Inc |
| 文件页数： | 44/60页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 16BIT 196CSPBGA |
| 标准包装： | 1 |
| 系列： | ADSP-21xx |
| 类型： | 定点 |
| 接口： | SPI，SSP |
| 时钟速率： | 150MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 2.50V |
| 工作温度： | -40°C ~ 125°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 196-BGA |
| 供应商设备封装： | 196-MBGA（15x15） |
| 包装： | 托盘 |
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ADSP-21992
Rev. A
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August 2007
JTAG Test and Emulation Port Timing
Table 26. JTAG Port Timing
Parameter
Min
Max
Unit
Timing Requirements
tTCK
TCK Period
20
ns
tSTAP
TDI, TMS Setup Before TCK High
4
ns
tHTAP
TDI, TMS Hold After TCK High
4
ns
tSSYS
System Inputs Setup Before TCK Low1
4ns
tHSYS
System Inputs Hold After TCK Lowa
5ns
tTRSTW
TRST Pulse Width2
4tTCK
ns
Switching Characteristics
tDTDO
TDO Delay from TCK Low
8
ns
tDSYS
System Outputs Delay After TCK Low3
022
ns
1 System outputs = DATA15–0, ADDR21–0, MS3–0, RD, WR, ACK, CLKOUT, BG, PF15–0, DT, TCLK, RCLK, TFS, RFS, BMS.
2 50 MHz maximum.
3 System inputs = DATA15–0, ADDR21–0, RD, WR, ACK, BR, BG, PF15–0, DR, TCLK, RCLK, TFS, RFS, CLKOUT, RESET.
Figure 18. JTAG Port Timing
TMS
TDI
TDO
SYSTEM
INPUTS
SYSTEM
OUTPUTS
TCK
tTCK
tHTAP
tSTAP
tDTDO
tSSYS
tHSYS
tDSYS
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