参数资料
| 型号： | ADSP-3PARCBF548M01 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 50/100页 |
| 文件大小： | 0K |
| 描述： | MODULE BOARD BF548 |
| 产品培训模块： | Arcturus uCBF54x-EMM |
| 特色产品： | uCBF54x Start Kit and System Module by Arcturus |
| 标准包装： | 5 |
| 系列： | Blackfin® |
| 模块/板类型： | 处理器模块 |
| 适用于相关产品： | ADSP-BF548 |
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ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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|
February 2010
NAND Flash Controller Interface Timing
Page 56 describe NAND flash controller interface operations.
Table 37. NAND Flash Controller Interface Timing
Parameter
Min
Max
Unit
Write Cycle
Switching Characteristics
tCWL
ND_CE Setup Time to AWE Low
1.0
× t
SCLK – 4
ns
tCH
ND_CE Hold Time from AWE High
3.0
× t
SCLK – 4
ns
tCLHWL
ND_CLE Setup Time High to AWE Low
0.0
ns
tCLH
ND_CLE Hold Time from AWE High
2.5
× t
SCLK – 4
ns
tALLWL
ND_ALE Setup Time Low to AWE Low
0.0
ns
tALH
ND_ALE Hold Time from AWE High
2.5
× t
SCLK – 4
ns
tWP
1
AWE Low to AWE High
(WR_DLY +1.0)
× t
SCLK – 4
ns
tWHWL
AWE High to AWE Low
4.0
× t
SCLK – 4
ns
tWC
AWE Low to AWE Low
(WR_DLY +5.0)
× t
SCLK – 4
ns
tDWS
Data Setup Time for a Write Access
(WR_DLY +1.5)
× t
SCLK – 4
ns
tDWH
Data Hold Time for a Write Access
2.5
× t
SCLK – 4
ns
Read Cycle
Switching Characteristics
tCRL
ND_CE Setup Time to ARE Low
1.0
× t
SCLK – 4
ns
tCRH
ND_CE Hold Time from ARE High
3.0
× t
SCLK – 4
ns
tRP
ARE Low to ARE High
(RD_DLY +1.0)
× t
SCLK – 4
ns
tRHRL
ARE High to ARE Low
4.0
× t
SCLK – 4
ns
tRC
ARE Low to ARE Low
(RD_DLY + 5.0)
× t
SCLK – 4
ns
Timing Requirements
tDRS
Data Setup Time for a Read Transaction
8.0
ns
tDRH
Data Hold Time for a Read Transaction
0.0
ns
Write Followed by Read
Switching Characteristic
tWHRL
AWE High to ARE Low
5.0
× t
SCLK – 4
ns
1 WR_DLY and RD_DLY are defined in the NFC_CTL register.
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PDF描述 |
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