参数资料
| 型号： | ADSP-3PARCBF548M01 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 78/100页 |
| 文件大小： | 0K |
| 描述： | MODULE BOARD BF548 |
| 产品培训模块： | Arcturus uCBF54x-EMM |
| 特色产品： | uCBF54x Start Kit and System Module by Arcturus |
| 标准包装： | 5 |
| 系列： | Blackfin® |
| 模块/板类型： | 处理器模块 |
| 适用于相关产品： | ADSP-BF548 |
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ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
ATAPI Ultra DMA Data-In Transfer Timing
ultra DMA data-in data transfer timing.
Table 60. ATAPI Ultra DMA Data-In Transfer Timing
ATAPI Parameter
ATAPI_ULTRA_TIM_x Timing
Register Setting1
Timing Equation
tDS
Data setup time at host
N/A
TSK3 + tSUDU
tDH
Data hold time at host
N/A
TSK3 + tHDU
tCVS
CRC word valid setup time at host
TDVS
× t
SCLK – (tSK1 + tSK2)
tCVH
CRC word valid hold time at host
TACK
× t
SCLK – (tSK1 + tSK2)
tLI
Limited interlock time
N/A
2
× t
BD + 2 × tSCLK + tOD
tMLI
Interlock time with minimum
TZAH, TCVS
(TZAH + TCVS)
× t
SCLK – (4 × tBD + 4 × tSCLK + 2 × tOD)
tAZ
Maximum time allowed for output drivers to
release
N/A
0
tZAH
Minimum delay time required for output
TZAH
2
× t
SCLK + TZAH × tSCLK + tSCLK
tENV
2
ATAPI_DMACK to ATAPI_DIOR/DIOW
TENV
(TENV
× t
SCLK) +/- (tSK1 + tSK2)
tRP
ATAPI_DMACK to ATAPI_DIOR/DIOW
TRP
× t
SCLK – (tSK1 + tSK2 + tSK4)
tACK
Setup and hold times for ATAPI_DMACK
TACK
× t
SCLK – (tSK1 + tSK2)
1 ATAPI Timing Register Setting should be programmed with a value that guarantees parameter compliance with the ATA ANSI specification for ATA device mode of operation.
2 This timing equation can be used to calculate both the minimum and maximum t
ENV.
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PDF描述 |
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