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参数资料
型号： ADSP-3PARCBF548M01
厂商： Analog Devices Inc
文件页数： 56/100页
文件大小： 0K
描述： MODULE BOARD BF548
产品培训模块： Arcturus uCBF54x-EMM
特色产品： uCBF54x Start Kit and System Module by Arcturus
标准包装： 5
系列： Blackfin®
模块/板类型： 处理器模块
适用于相关产品： ADSP-BF548
相关产品： ADSP-BF548MBBCZ-5M-ND - IC DSP 533MHZ W/DDR 400CSPBGA
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ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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Page 59 of 100
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February 2010
Enhanced Parallel Peripheral Interface Timing
Table 40 and Figure 32 on Page 60, Figure 30 on Page 59,
Figure 33 on Page 60, and Figure 31 on Page 59 describe
enhanced parallel peripheral interface timing operations.
Table 40. Enhanced Parallel Peripheral Interface Timing
Parameter
Min
Max
Unit
Timing Requirements
tPCLKW
PPIx_CLK Width
6.0
ns
tPCLK
PPIx_CLK Period
13.3
ns
Timing Requirements—GP Input and Frame Capture Modes
tSFSPE
External Frame Sync Setup Before PPIx_CLK
0.9
ns
tHFSPE
External Frame Sync Hold After PPIx_CLK
1.9
ns
tSDRPE
Receive Data Setup Before PPIx_CLK
1.6
ns
tHDRPE
Receive Data Hold After PPIx_CLK
1.5
ns
Switching Characteristics—GP Output and Frame Capture Modes
tDFSPE
Internal Frame Sync Delay After PPIx_CLK
10.5
ns
tHOFSPE
Internal Frame Sync Hold After PPIx_CLK
2.4
ns
tDDTPE
Transmit Data Delay After PPIx_CLK
9.9
ns
tHDTPE
Transmit Data Hold After PPIx_CLK
2.4
ns
Figure 30. EPPI GP Rx Mode with External Frame Sync Timing
Figure 31. EPPI GP Tx Mode with External Frame Sync Timing
tPCLK
tSFSPE
DATA0 IS
SAMPLED
DATA1 IS
SAMPLED
PPI_DATA
PPI_CLK
PPI_FS1/2
tHFSPE
tHDRPE
tSDRPE
tPCLKW
tHDTPE
tSFSPE
DATA DRIVING/
FRAME SYNC
SAMPLING EDGE
DATA DRIVING/
FRAME SYNC
SAMPLING EDGE
PPI_DATA
PPI_CLK
PPI_FS1/2
tHFSPE
tDDTPE
tPCLK
tPCLKW
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PDF描述
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参数描述
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