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参数资料
| 型号： | ADSP-BF525KBCZ-6C2 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 39/88页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 600MHZ 289CSPBGA |
| 产品变化通告： | Datasheet Specification Change 14/Dec/2009 |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | DMA，I²C，PPI，SPI，SPORT，UART，USB |
| 时钟速率： | 600MHz |
| 非易失内存： | ROM（32 kB） |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 1.8V，2.5V，3.3V |
| 电压 - 核心： | 1.10V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 289-LFBGA，CSPBGA |
| 供应商设备封装： | 289-CSPBGA（12x12） |
| 包装： | 托盘 |
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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
TIMING SPECIFICATIONS
Specifications are subject to change without notice.
Clock and Reset Timing
the CCLK and SCLK timing specifications in Table 12 to
not select core/peripheral clocks in excess of the processor's
maximum instruction rate.
Table 32. Clock and Reset Timing
Parameter
Min
Max
Unit
Timing Requirement s
f CKIN
CLKIN Frequency (Commercial/ Industrial Models) 1, 2, 3, 4 12
50
MHz
CLKIN Frequency (Automotive Models)
14
50
MHz
t CKINL
CLKIN Low Pulse
10
ns
t CKINH
CLKIN High Pulse 1
10
ns
t WRST
RESET Asserted Pulse Width Low
5
11 × t CKIN
ns
Switching Characteristic
t BUFDLAY
CLKIN to CLKBUF Delay
10
ns
1
2
3
4
5
Applies to PLL bypass mode and PLL nonbypass mode.
Combinations of the CLKIN frequency and the PLL clock multiplier must not exceed the allowed f VCO , f CCLK , and f SCLK settings discussed in Table 12 on Page 29 through
The t CKIN period (see Figure 9 ) equals 1/f CKIN .
If the DF bit in the PLL_CTL register is set, the minimum f CKIN specification is 24 MHz for commercial/industrial models and 28 MHz for automotive models.
Applies after power-up sequence is complete. See Table 33 and Figure 10 for power-up reset timing.
t CKIN
CLKIN
t CKINL
t CKINH
t BUFDLAY
t BUFDLAY
CLKBUF
t WRST
RESET
Figure 9. Clock and Reset Timing
Rev. D |
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