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参数资料
| 型号： | ADSP-BF548MBBCZ-5M |
| 厂商： | ANALOG DEVICES INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 533 MHz Blackfin Embedded Processor: ADSP-BF548MBBCZ-5M Temp Range: –40°C to +85°C Package: 400-Ball CSP_BGA BC-400-1 |
| 中文描述： | 16-BIT, 50 MHz, OTHER DSP, PBGA400 |
| 封装： | 17 X 17 MM, ROHS COMPLIANT, CSBGA-400 |
| 文件页数： | 75/100页 |
| 文件大小： | 3095K |
| 代理商： | ADSP-BF548MBBCZ-5M |
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Rev. D
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May 2011
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
ATAPI Multiword DMA Transfer Timing
multiword DMA transfer timing. The material in these figures is
adapted from ATAPI-6 (INCITS 361-2002[R2007] and is used
with permission of the American National Standards Institute
(ANSI) on behalf of the Information Technology Industry
Council (“ITIC”). Copies of ATAPI-6 (INCITS 361-2002
[R2007] can be purchased from ANSI.
Table 59. ATAPI Multiword DMA Transfer Timing
ATAPI Parameter/Description
ATAPI_MULTI_TIM_x Timing Register
Setting
1
Timing Equation
t0
Cycle time
TD, TK
(TD + TK) × tSCLK
tD
ATAPI_DIOR/ATAPI_DIOW asserted
Pulse Width
TD
TD × tSCLK
tF
ATAPI_DIOR data hold
N/A
0
tG(write)
ATAPI_DIOW data setup
TD
TD × tSCLK – (tSK1 + tSK2 + tSK4)
tG(read)
ATAPI_DIOR data setup
TD
tOD + tSUD + 2 × tBD + tCDD + tCDC
tH
ATAPI_DIOW data hold
TK
TK × tSCLK – (tSK1 + tSK2 + tSK4)
tI
ATAPI_DMACK to
ATAPI_DIOR/ATAPI_DIOW setup
TM
TM × tSCLK – (tSK1 + tSK2 + tSK4)
tJ
ATAPI_DIOR/ATAPI_DIOW to
ATAPI_DMACK hold
TK, TEOC_MDMA
(TK + TEOC_MDMA) × tSCLK – (tSK1 + tSK2 + tSK4)
tKR
ATAPI_DIOR negated pulse width
TKR
TKR × tSCLK
tKW
ATAPI_DIOW negated pulse width
TKW
TKW × tSCLK
tLR
ATAPI_DIOR to ATAPI_DMARQ delay N/A
(TD + TK) × tSCLK – (tOD + 2 × tBD + 2 × tCDC)
tM
ATAPI_CS0-1 valid to
ATAPI_DIOR/ATAPI_DIOW
TM
TM × tSCLK – (tSK1 + tSK2 + tSK4)
tN
ATAPI_CS0-1 hold
TK, TEOC_MDMA
(TK + TEOC_MDMA) × tSCLK – (tSK1 + tSK2 + tSK4)
1 ATAPI timing register setting should be programmed with a value that guarantees parameter compliance with the ATA ANSI specification for an ATA device mode of
operation.
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PDF描述 |
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