参数资料
| 型号： | APA150-FGG256 |
| 厂商： | Microsemi SoC |
| 文件页数： | 137/178页 |
| 文件大小： | 0K |
| 描述： | IC FPGA PROASIC+ 150K 256-FBGA |
| 标准包装： | 90 |
| 系列： | ProASICPLUS |
| RAM 位总计： | 36864 |
| 输入/输出数： | 186 |
| 门数： | 150000 |
| 电源电压： | 2.3 V ~ 2.7 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-FPBGA（17x17） |
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ProASICPLUS Flash Family FPGAs
v5.9
2-51
Module Delays
Sample Macrocell Library Listing
Figure 2-26 Module Delays
Table 2-47 Worst-Case Military Conditions1
VDD = 2.3 V, TJ = 70 C, TJ = 70°C, TJ = 125°C for Military/MIL-STD-883
Cell Name
Description
Std.
Max
Min
Units
NAND2
2-Input NAND
0.5
ns
AND2
2-Input AND
0.7
ns
NOR3
3-Input NOR
0.8
ns
MUX2L
2-1 MUX with Active Low Select
0.5
ns
OA21
2-Input OR into a 2-Input AND
0.8
ns
XOR2
2-Input Exclusive OR
0.6
ns
LDL
Active Low Latch (LH/HL)
LH2
0.9
ns
CLK-Q
HL2
0.8
ns
tsetup
0.7
ns
thold
0.1
ns
DFFL
Negative Edge-Triggered D-type Flip-Flop (LH/HL)
CLK-Q
LH2
0.9
ns
HL2
0.8
ns
tsetup
0.6
ns
thold
0.0
ns
Notes:
1. Intrinsic delays have a variable component, coupled to the input slope of the signal. These numbers assume an input slope typical of
local interconnect.
2. LH and HL refer to the Q transitions from Low to High and High to Low, respectively.
A
B
50%
Y
50%
50% 50%
50%
C
50%50%
50%
t
DALH
t
DBLH
t
DAHL
t
DBHL
t
DCHL
t
DCLH
A
B
C
Y
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参数描述 |
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| APA150-FGG256I | 功能描述:IC FPGA PROASIC+ 150K 256-FBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:ProASICPLUS 标准包装:40 系列:SX-A LAB/CLB数:6036 逻辑元件/单元数:- RAM 位总计:- 输入/输出数:360 门数:108000 电源电压:2.25 V ~ 5.25 V 安装类型:表面贴装 工作温度:0°C ~ 70°C 封装/外壳:484-BGA 供应商设备封装:484-FPBGA（27X27） |
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| APA150-FGGES | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA150-FGGI | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
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