参数资料
| 型号： | AS3517-T |
| 厂商： | ams |
| 文件页数： | 18/94页 |
| 文件大小： | 0K |
| 描述： | IC CODEC AFE AUDIO STER 81-CTBGA |
| 标准包装： | 2,000 |
| 类型： | 音频编解码器 |
| 应用： | 便携式音频，电话 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 81-TFBGA |
| 供应商设备封装： | 81-CTBGA（9x9） |
| 包装： | 带卷 (TR) |
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AS3517 V17
Data Sheet, Confidential
2003-2007, austriamicrosystems AG, 8141 Unterpremstaetten, Austria-Europe. All Rights Reserved.
www.austriamicrosystems.com
via pin PWGD
Power Save Options
The bias current of the DAC block can be reduced in three steps down to 50% to reduce the power consumption.
Clock Supervision
The digital audio interface automatically checks the LRCLK. An interrupt can be generated when the state of the LRCLK input changes. A
bit in the interrupt register represents the actual state (present or not present) of the LRCLK.
Signal Description
The digital audio interface uses the standard I2S format:
left justified
MSB first
one additional leading bit
The first 18 bits are taken for DAC conversion. The on-chip synchronization circuit allows any bit-count up 32bit. When there are less than
18 bits sampled, the data sample is completed with “0”s. In I2S direct mode the data length has to be minimum 18 bits.
The ADC output is always 20 bit. If more SCLK pulses are provided, only the first 20 will be significant. All following bits will be “0”.
SCLK has not to be necessarily synchronous to LRCLK but the high going edge has to be separate from LRCLK edges. The LRCK signal
has to be derived from a jitter-free clock source, because the on-chip PLL is generating a clock for the digital filter, which has to be always
in correct phase lock condition to the external LRCLK.
Please observe that in slave mode LRCLK has to be activated before enabling the ADC.
In Master Mode operation SCLK has 32 clock cycles for each sample word.
64
*
4
256
*
4
LRCK
LRCLK
MCLK
SCLK
=
Sample Rates
In Master Mode AS3517 allows programming various sample rates. The master clock is generated by the 12-24MHz oscillator. Sampling
frequencies from 8kHz to 48kHz can be selected. For certain division ratios between master clock and sample ratio a certain deviation is
system inherent.
2
1
*
2
*
)
1
(
1
*
+
=
RD
PLLMode
f
LRCLK
OSC
)
511
0
(
.......
..........
)
2
,
1
(
......
..........
r
RateDivide
RD
factor
PLL
PLLMode
frequency
lator
Quarzoscil
f
osc
Revision 1v3
24
- 93
ams
AG
Technical
content
still
valid
相关PDF资料 |
PDF描述 |
|---|---|
| AS3543-ECTP | IC CODEC AUDIO FRONT END 68CTBGA |
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参数描述 |
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| AS351R040 | 制造商:AMETHERM 制造商全称:AMETHERM Circuit Protection Thermistors 功能描述:Resistance @ 25°c |
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