参数资料
| 型号： | AS3517-T |
| 厂商： | ams |
| 文件页数： | 82/94页 |
| 文件大小： | 0K |
| 描述： | IC CODEC AFE AUDIO STER 81-CTBGA |
| 标准包装： | 2,000 |
| 类型： | 音频编解码器 |
| 应用： | 便携式音频，电话 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 81-TFBGA |
| 供应商设备封装： | 81-CTBGA（9x9） |
| 包装： | 带卷 (TR) |
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AS3517 V17
Data Sheet, Confidential
2003-2007, austriamicrosystems AG, 8141 Unterpremstaetten, Austria-Europe. All Rights Reserved.
www.austriamicrosystems.com
Table 86 First Interrupt Register
Name
Base
Default
IRQ_ENRD_0
2-wire serial
00h
First Interrupt Register
Offset: 23h
Please be aware that writing to this register will enable/disable the corresponding
interrupts, while with reading you get the actual interrupt status and will clear the
register at the same time. It is not possible to read back the interrupt enable/disable
settings. This register is reset at a DVDD-POR.
Bit
Bit Name
Default
Access
Bit Description
CVDD2_EN_SD
0
W
Invokes shut-down of AFE when a –10% under-voltage spike at
CVDD2 occurs
0: disable
1: enable
7
CVDD2_UNDER
x
R
This bit is set when a –5% under-voltage at CVDD1 occurs
CVDD2_EN_IRQ
0
W
Enables interrupt for over-voltage/under-voltage supervision of
CVDD2
0: disable
1: enable
6
CVDD2_OVER
x
R
This bit is set when a +8% over-voltage at CVDD1 occurs
CVDD1_EN_SD
0
W
Invokes shut-down of AFE when a –10% under-voltage spike at
CVDD1 occurs
0: disable
1: enable
5
CVDD1_UNDER
x
R
This bit is set when a –5% under-voltage at CVDD1 occurs
CVDD1_EN_IRQ
0
W
Enables interrupt for over-voltage/under-voltage supervision of
CVDD1
0: disable
1: enable
4
CVDD1_OVER
x
R
This bit is set when a +8% over-voltage at CVDD1 occurs
PVDD2_EN_SD
0
W
Invokes shut-down of AFE when a –10% under-voltage spike at
PVDD2 occurs
0: disable
1: enable
3
PVDD2_UNDER
x
R
This bit is set when a –5% under-voltage at PVDD2 occurs
PVDD2_EN_IRQ
0
W
Enables interrupt for over-voltage/under-voltage supervision of
PVDD2
0: disable
1: enable
2
PVDD2_OVER
x
R
This bit is set when a +5% over-voltage at PVDD2 occurs
PVDD1_EN_SD
0
W
Invokes shut-down of AFE when a –10% under-voltage spike at
PVDD1 occurs
0: disable
1: enable
1
PVDD1_UNDER
x
R
This bit is set when a –5% under-voltage at PVDD1 occurs
PVDD1_EN_IRQ
0
W
Enables interrupt for over-voltage/under-voltage supervision of
PVDD1
0: disable
1: enable
0
PVDD1_OVER
x
R
This bit is set when a +5% over-voltage at PVDD1 occurs
Revision 1v3
82
- 93
ams
AG
Technical
content
still
valid
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PDF描述 |
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