参数资料
| 型号： | AS3517-T |
| 厂商： | ams |
| 文件页数： | 83/94页 |
| 文件大小： | 0K |
| 描述： | IC CODEC AFE AUDIO STER 81-CTBGA |
| 标准包装： | 2,000 |
| 类型： | 音频编解码器 |
| 应用： | 便携式音频，电话 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 81-TFBGA |
| 供应商设备封装： | 81-CTBGA（9x9） |
| 包装： | 带卷 (TR) |
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AS3517 V17
Data Sheet, Confidential
2003-2007, austriamicrosystems AG, 8141 Unterpremstaetten, Austria-Europe. All Rights Reserved.
www.austriamicrosystems.com
Table 87 Second Interrupt Register
Name
Base
Default
IRQ_ENRD_1
2-wire serial
00h
Second Interrupt Register
Offset: 24h
Please be aware that writing to this register will enable/disable the corresponding
interrupts, while with reading you get the actual interrupt status and will clear the
register at the same time. It is not possible to read back the interrupt enable/disable
settings. This register is reset at a DVDD-POR.
Bit
Bit Name
Default
Access
Bit Description
7
SD_TIME
0
R/W
Control bit which sets the emergency shut-down time from
5.4sec to 10.9sec. The shut-down of AS3517 is invoked by a
high signal at the PWRUP input pin.
0: 5.4sec
1: 10.9sec
6
0
n/a
0
W
Enables interrupt which is invoked whenever a high signal at
the PWRUP input pin occurs
0: disable
1: enable
5
PWRUP_IRQ
x
R
This bit is set whenever a high level of min. BVDD/3 at the
PWRUP input pin occurs (PWRUP pin is commonly connected
to the power-up button)
0
W
Enables interrupt which is invoked whenever a wake-up from
RTC wake-up counter occurs
0: disable
1: enable
4
WAKEUP_IRQ
X
R
This bit is set when a wake-up has been invoked by the RTC
wake-up counter.
0
W
Enables interrupt which is invoked by reaching a voltage
threshold at MIC2 input (voice activation)
0: disable
1: enable
3
VOXM2_IRQ
x
R
This bit is set when a voltage threshold of 5mVRMS (unfiltered)
at MIC2 has been reached (voice activation)
0
W
Enables interrupt which is invoked by reaching a voltage
threshold at MIC1 input (voice activation)
0: disable
1: enable
2
VOXM1_IRQ
x
R
This bit is set when a voltage threshold of 5mVRMS (unfiltered)
at MIC1 has been reached (voice activation)
CVDD3_EN_SD
0
W
Invokes shut-down of AFE when a –10% under-voltage spike at
CVDD2 occurs
0: disable
1: enable
1
CVDD3_UNDER
x
R
This bit is set when a –5% under-voltage at CVDD1 occurs
CVDD3_EN_IRQ
0
W
Enables interrupt for over-voltage/under-voltage supervision of
CVDD2
0: disable
1: enable
0
CVDD3_OVER
x
R
This bit is set when a +8% over-voltage at CVDD1 occurs
Revision 1v3
83
- 93
ams
AG
Technical
content
still
valid
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PDF描述 |
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