参数资料
| 型号： | AS3517-T |
| 厂商： | ams |
| 文件页数： | 71/94页 |
| 文件大小： | 0K |
| 描述： | IC CODEC AFE AUDIO STER 81-CTBGA |
| 标准包装： | 2,000 |
| 类型： | 音频编解码器 |
| 应用： | 便携式音频，电话 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 81-TFBGA |
| 供应商设备封装： | 81-CTBGA（9x9） |
| 包装： | 带卷 (TR) |
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AS3517 V17
Data Sheet, Confidential
2003-2007, austriamicrosystems AG, 8141 Unterpremstaetten, Austria-Europe. All Rights Reserved.
www.austriamicrosystems.com
Table 71 PMU PVDD1 Register
Name
Base
Default
PMU PVDD1
2-wire serial
00h
PVDD1 Low Drop-Out Regulator (LDO3) Control Register
Offset: 17h-1
This is an extended register and needs to be enabled by writing 001b to Reg. 18h first.
This register is reset at a DVDD-POR.
Bit
Bit Name
Default
Access
Bit Description
7
LDO_PVDD1_OFF
0
R/W
Power-down of LDO for PVDD1
0: PVDD1 (LDO3) enable
1: PVDD1 (LDO3) power-down
6
0
n/a
5
PROG_PVDD1
0
R/W
Enables settings either selected by external pins (VPRGx) or
settings stored in the 17h-1 register
0: VPRGx pins controlled
1: Register controlled
4:0
VSEL_PVDD1
00000
R/W
The voltage select bits set the LDO output in 2 different
resolution ranges
Range: 00h until 0Fh in 50mV steps
PVDD1=1.2V+VSEL_PVDD1*50mV
(1.2V until 1.95V)
Range: 10h until 1Fh in 100mV steps
PVDD1=2.0V+VSEL_PVDD1*100mV
(2.0V until 3.5V)
Table 72 PMU PVDD2 Register
Name
Base
Default
PMU PVDD2
2-wire serial
00h
PVDD2 Low Drop-Out Regulator (LDO4) Control Register
Offset: 17h-2
This is an extended register and needs to be enabled by writing 010b to Reg. 18h first.
This register is reset at a DVDD-POR.
Bit
Bit Name
Default
Access
Bit Description
7
LDO_PVDD2_OFF
0
R/W
Power-down of LDO for PVDD2
0: PVDD2 (LDO4) enable
1: PVDD2 (LDO4) power-down
6
0
n/a
5
PROG_PVDD2
0
R/W
Enables settings either selected by external pin (VPRGx) or
settings stored in the 17h-2 register
0: VPRGx pins controlled
1: Register controlled
4:0
VSEL_PVDD2
00000
R/W
The voltage select bits set the LDO output in 2 different
resolution ranges
Range: 00h until 0Fh in 50mV steps
PVDD2=1.2V+VSEL_PVDD1*50mV
(1.2V until 1.95V)
Range: 10h until 1Fh in 100mV steps
PVDD2=2.0V+VSEL_PVDD1*100mV
(2.0V until 3.5V)
Revision 1v3
72
- 93
ams
AG
Technical
content
still
valid
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PDF描述 |
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参数描述 |
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