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参数资料
| 型号： | BX80547RE2533C |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 2530 MHz, MICROPROCESSOR, PBGA775 |
| 封装： | FLIP CHIP, LGA-775 |
| 文件页数： | 51/94页 |
| 文件大小： | 2796K |
| 代理商： | BX80547RE2533C |
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Land Listing and Signal Descriptions
Datasheet
55
G2
COMP2
Power/Other
Input
G3
TESTHI8
Power/Other
Input
G4
TESTHI9
Power/Other
Input
G5
PC_REQ#1
Common Clock
Output
G6
RESERVED
—
G7
DEFER#
Common Clock
Input
G8
BPRI#
Common Clock
Input
G9
D16#
Source Synch
Input/Output
G10
RESERVED
—
G11
DBI1#
Source Synch
Input/Output
G12
DSTBN1#
Source Synch
Input/Output
G13
D27#
Source Synch
Input/Output
G14
D29#
Source Synch
Input/Output
G15
D31#
Source Synch
Input/Output
G16
D32#
Source Synch
Input/Output
G17
D36#
Source Synch
Input/Output
G18
D35#
Source Synch
Input/Output
G19
DSTBP2#
Source Synch
Input/Output
G20
DSTBN2#
Source Synch
Input/Output
G21
D44#
Source Synch
Input/Output
G22
D47#
Source Synch
Input/Output
G23
RESET#
Common Clock
Input
G24
TESTHI6
Power/Other
Input
G25
TESTHI3
Power/Other
Input
G26
TESTHI5
Power/Other
Input
G27
TESTHI4
Power/Other
Input
G28
BCLK1
Clock
Input
G29
BSEL0
Power/Other
Output
G30
BSEL2
Power/Other
Output
H1
GTLREF0
Power/Other
Input
H2
GTLREF1
—
H3
VSS
Power/Other
—
H4
RSP#
Common Clock
Input
H5
TESTHI10
Power/Other
Input
H6
VSS
Power/Other
—
H7
VSS
Power/Other
—
H8
VSS
Power/Other
—
H9
VSS
Power/Other
—
H10
VSS
Power/Other
—
H11
VSS
Power/Other
—
H12
VSS
Power/Other
—
H13
VSS
Power/Other
—
H14
VSS
Power/Other
—
H15
DP1#
Common Clock
Input/Output
Table 4-2. Numerical Land Assignments
Land
#
Land Name
Signal Buffer
Type
Direction
H16
DP2#
Common Clock
Input/Output
H17
VSS
Power/Other
—
H18
VSS
Power/Other
—
H19
VSS
Power/Other
—
H20
VSS
Power/Other
—
H21
VSS
Power/Other
—
H22
VSS
Power/Other
—
H23
VSS
Power/Other
—
H24
VSS
Power/Other
—
H25
VSS
Power/Other
—
H26
VSS
Power/Other
—
H27
VSS
Power/Other
—
H28
VSS
Power/Other
—
H29
GTLREF_SEL
Power/Other
—
H30
BSEL1
Power/Other
Output
J1
VTT_OUT_LEFT
Power/Other
Output
J2
COMP4
Power/Other
Input
J3
RESERVED
—
J4
VSS
Power/Other
—
J5
REQ1#
Source Synch
Input/Output
J6
REQ4#
Source Synch
Input/Output
J7
VSS
Power/Other
—
J8
VCC
Power/Other
—
J9
VCC
Power/Other
—
J10
VCC
Power/Other
—
J11
VCC
Power/Other
—
J12
VCC
Power/Other
—
J13
VCC
Power/Other
—
J14
VCC
Power/Other
—
J15
VCC
Power/Other
—
J16
DP0#
Common Clock
Input/Output
J17
DP3#
Common Clock
Input/Output
J18
VCC
Power/Other
—
J19
VCC
Power/Other
—
J20
VCC
Power/Other
—
J21
VCC
Power/Other
—
J22
VCC
Power/Other
—
J23
VCC
Power/Other
—
J24
VCC
Power/Other
—
J25
VCC
Power/Other
—
J26
VCC
Power/Other
—
J27
VCC
Power/Other
—
J28
VCC
Power/Other
—
J29
VCC
Power/Other
—
Table 4-2. Numerical Land Assignments
Land
#
Land Name
Signal Buffer
Type
Direction
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PDF描述 |
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