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参数资料
| 型号： | CS5460A-BSZ |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 44/54页 |
| 文件大小： | 0K |
| 描述： | IC ENERGY METERING 1PHASE 24SSOP |
| 标准包装： | 59 |
| 输入阻抗： | 30 千欧 |
| 测量误差： | 0.1% |
| 电压 - 高输入/输出： | 0.8V |
| 电压 - 低输入/输出： | 0.2V |
| 电流 - 电源： | 2.9mA |
| 电源电压： | 4.75 V ~ 5.25 V |
| 测量仪表类型： | 单相 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-SSOP（0.209"，5.30mm 宽） |
| 供应商设备封装： | 24-SSOP |
| 包装： | 管件 |
| 产品目录页面： | 754 (CN2011-ZH PDF) |
| 配用： | CDB5460AU-ND - EVALUATION BOARD FOR CS5460A |
| 其它名称： | 598-1094-5 |
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CS5460A
5. REGISTER DESCRIPTIONS
Current
Channel
Voltage
Channel
AC Offset Register (1 x 24)
AC Offset Register (1 x 24)
DC Offset Register (1 × 24)
DC Offset Register (1 × 24)
AC/DC Gain Register (1 × 24)
AC/DC Gain Register (1 × 24)
Signed Output Registers (4 × 24)
(I, V, P, E)
Unsigned Output Registers (2 × 24)
(I RMS ,V RMS )
Power Offset Register (1 x 24)
Pulse-Rat e Register (1 × 24)
Cycle-Counter Registe r (1 × 24)
Receive Buffer
SD I
24-Bit
Serial Interface
CS
Timebase Cal. Register (1 x 24)
Control Register (1 x 24)
Status Register (1 × 24)
Transmit Buffer
SDO
Command Word
SCLK
Configuration Register (1 × 24)
Mask Register (1 × 24)
State Machine
INT
Figure 21. CS5460A Register Diagram
Note:
1.
** “default” => bit status after software or hardware reset
2. Note that all registers can be read from, and written to.
5.1 Configuration Register
Address: 0
23
PC6
15
EWA
7
RS
22
PC5
14
Res
6
VHPF
21
PC4
13
Res
5
IHPF
20
PC3
12
SI1
4
iCPU
19
PC2
11
SI0
3
K3
18
PC1
10
EOD
2
K2
17
PC0
9
DL1
1
K1
16
Gi
8
DL0
0
K0
Default** = 0x000001
44
K[3:0]
iCPU
IHPF
VHPF
Clock divider. A 4 bit binary number used to divide the value of MCLK to generate the internal
clock DCLK. The internal clock frequency is DCLK = MCLK/K. The value of K can range be-
tween 1 and 16. Note that a value of “0000” will set K to 16 (not zero).
Inverts the CPUCLK clock. In order to reduce the level of noise present when analog signals
are sampled, the logic driven by CPUCLK should not be active during the sample edge.
0 = normal operation (default)
1 = minimize noise when CPUCLK is driving rising edge logic
Control the use of the High Pass Filter on the Current Channel.
0 = High-pass filter is disabled. If VHPF is set, use all-pass filter. Otherwise, no filter is used.
(default)
1 = High-pass filter is enabled.
Control the use of the High Pass Filter on the voltage Channel.
0 = High-pass filter is disabled. If IHPF is set, use all-pass filter. Otherwise, no filter is used.
(default)
1 = High-pass filter enabled
DS487F5
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参数描述 |
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