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参数资料
| 型号： | CS5460A-BSZ |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 9/54页 |
| 文件大小： | 0K |
| 描述： | IC ENERGY METERING 1PHASE 24SSOP |
| 标准包装： | 59 |
| 输入阻抗： | 30 千欧 |
| 测量误差： | 0.1% |
| 电压 - 高输入/输出： | 0.8V |
| 电压 - 低输入/输出： | 0.2V |
| 电流 - 电源： | 2.9mA |
| 电源电压： | 4.75 V ~ 5.25 V |
| 测量仪表类型： | 单相 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-SSOP（0.209"，5.30mm 宽） |
| 供应商设备封装： | 24-SSOP |
| 包装： | 管件 |
| 产品目录页面： | 754 (CN2011-ZH PDF) |
| 配用： | CDB5460AU-ND - EVALUATION BOARD FOR CS5460A |
| 其它名称： | 598-1094-5 |
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CS5460A
SWITCHING CHARACTERISTICS
(T A = -40 °C to +85 °C; VA+ = 5.0 V ±10%; VD+ = 3.0 V ±10% or 5.0 V ±10%; VA- = 0.0 V; Logic Levels:
Logic 0 = 0.0 V, Logic 1 = VD+; CL = 50 pF))
Parameter
Master Clock FrequencyCrystal/Internal Gate Oscillator (Note 24)
Master Clock Duty Cycle
CPUCLK Duty Cycle (Note 25)
Rise Times Any Digital Input Except SCLK (Note 26)
SCLK
Any Digital Output
Fall Times Any Digital Input Except SCLK (Note 26)
SCLK
Any Digital Output
Symbol
MCLK
t rise
t fall
Min
2.5
40
40
-
-
-
-
-
-
Typ
4.096
-
-
-
50
-
-
50
Max
20
60
60
1.0
100
-
1.0
100
-
Unit
MHz
%
%
μs
μs
ns
μs
μs
ns
Start-up
Oscillator Start-Up Time XTAL = 4.096 MHz (Note 27)
t ost
-
60
-
ms
Serial Port Timing
Serial Clock Frequency
SCLK
-
-
2
MHz
Serial Clock
Pulse Width High
Pulse Width Low
t 1
t 2
200
200
-
-
-
-
ns
ns
SD I Timing
CS Falling to SCLK Rising
Data Set-up Time Prior to SCLK Rising
Data Hold Time After SCLK Rising
SCLK Falling Prior to CS Disable
t 3
t 4
t 5
t 6
50
50
100
100
-
-
-
-
-
-
-
-
ns
ns
ns
ns
SDO Timing
CS Falling to SDI Driving
SCLK Falling to New Data Bit
CS Rising to SDO Hi-Z
t 7
t 8
t 9
-
-
-
20
20
20
50
50
50
ns
ns
ns
Auto-boot Timing
Serial Clock
Pulse Width High
t 10
8
MCLK
MODE setup time to RESET Rising
RESET rising to CS falling
Pulse Width Low
t 11
t 12
t 13
50
48
8
MCLK
ns
MCLK
CS falling to SCLK rising
t 14
100
8
MCLK
SCLK falling to CS rising
CS rising to driving MODE low (to end auto-boot sequence).
SDO guaranteed setup time to SCLK rising
t 15
t 16
t 17
50
100
16
MCLK
ns
ns
Notes: 24. Device parameters are specified with a 4.096 MHz clock, yet, clocks between 3 MHz to 20 MHz can be
used. However, for input frequencies over 5 MHz, an external oscillator must be used.
25. If external MCLK is used, then duty cycle must be between 45% and 55% to maintain this specification.
26. Specified using 10% and 90% points on wave-form of interest. Output loaded with 50 pF.
27. Oscillator start-up time varies with crystal parameters. This specification does not apply when using an
external clock source.
DS487F5
9
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