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参数资料
| 型号： | CS61884-IB |
| 厂商： | CIRRUS LOGIC INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | Octal T1/E1/J1 Line Interface Unit |
| 中文描述： | DATACOM, PCM TRANSCEIVER, PBGA160 |
| 封装： | FBGA-160 |
| 文件页数： | 59/72页 |
| 文件大小： | 1474K |
| 代理商： | CS61884-IB |
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CS61884
DS485PP4
59
19.7 Master Clock Switching Characteristics
19.8 Transmit Switching Characteristics
19.9 Receive Switching Characteristics
* All parameters guaranteed by production, characterization or design.
Notes: 20. Output load capacitance = 50pF.
21. MCLK is not active.
22. Parameters guaranteed by design and characterization.
Parameter
Symbol
Min.
Typ
Max
Units
MASTER CLOCK (MCLK)
Master Clock Frequency
Master Clock Frequency
Master Clock Tolerance
Master Clock Duty Cycle
E1 Modes
T1/J1 Modes
MCLK
MCLK
-
-
2.048
1.544
MHz
MHz
ppm
%
-100
40
+100
60
50
Parameter
Symbol
1/t
pw2
Min.
-
236
-
-50
-
20
-
25
25
-
8
Typ
2.048
244
1.544
-
-
-
-
-
-
-
12
Max
-
252
-
50
90
-
20
-
-
1
20
Units
MHz
nS
MHz
PPM
%
nS
MHz
nS
nS
μ
S
μ
S
E1 TCLK Frequency
E1 TPOS/TNEG Pulse Width (RZ Mode)
T1/J1 TCLK Frequency
TCLK Tolerance (NRZ Mode)
TCLK Duty Cycle
TCLK Pulse Width
TCLK Burst Rate
TPOS/TNEG to TCLK Falling Setup Time (NRZ Mode)
TCLK Falling to TPOS/TNEG Hold time (NRZ Mode)
TXOE Asserted Low to TX Driver HIGH-Z
TCLK Held Low to Driver HIGH-Z
1/t
pw2
t
pwh2
/t
pw2
Note
22
t
su2
t
h2
Note
21
Parameter
Symbol
Min.
40
196
200
150
200
259
250
150
200
-
-
Typ
50
244
244
244
244
324
324
324
324
-
-
Max
60
328
300
-
-
388
400
-
-
10
85
Units
%
nS
nS
nS
nS
nS
nS
nS
nS
nS
nS
RCLK Duty Cycle
E1 RCLK Pulse Width
E1 RPOS/RNEG Pulse Width (RZ Mode
E1 RPOS/RNEG to RCLK rising setup time
E1 RPOS/RNEG to RCLK hold time
T1/J1 RCLK Pulse Width
T1/J1 RPOS/RNEG Pulse Width (RZ Mode)
T1/J1 POS/RNEG to RCLK rising setup time
T1/J1 RPOS/RNEG to RCLK hold time
RPOS/RNEG Output to RCLK Output (RZ Mode)
Rise/Fall Time, RPOS, RNEG, RCLK, LOS outputs
t
su
t
h
t
su
t
h
t
r
, t
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