参数资料
| 型号： | CS61884-IRZ |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 2/72页 |
| 文件大小： | 0K |
| 描述： | IC LN INTERF T1/E1/J1 160-LFBGA |
| 标准包装： | 126 |
| 功能： | 线路接口单元（LIU） |
| 接口： | E1，J1，T1 |
| 电路数： | 8 |
| 电源电压： | 3.14 V ~ 3.47 V |
| 功率（瓦特）： | 1.73W |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 160-LFBGA |
| 供应商设备封装： | 160-TFGBA（13x13） |
| 包装： | 散装 |
| 包括： | AMI 编码器和解码器，B8ZS 编码器和解码器，HDB3 编码器和解码器，LOS 检测 |
| 产品目录页面： | 759 (CN2011-ZH PDF) |
| 其它名称： | 598-1717 |
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CS61884
10
DS485F3
3.2 Control
SYMBOL
LQFP
LFBGA
TYPE
DESCRIPTION
MCLK
10
E1
I
Master Clock Input
This pin is a free running reference clock that should be
either 1.544 MHz for T1/J1 or 2.048 MHz for E1 operation.
This timing reference is used as follows:
- Timing reference for the clock recovery and jitter attenua-
tion circuitry.
- RCLK reference during Loss of Signal (LOS) conditions
- Transmit clock reference during Transmit all Ones (TAOS)
condition
- Wait state timing for microprocessor interface
- When this pin is held “High”, the PLL clock recovery cir-
cuit is disabled. In this mode, the CS61884 receivers
function as simple data slicers.
- When this pin is held “Low”, the receiver paths are pow-
ered down and the output pins RCLK, RPOS, and RNEG
are High-Z.
MODE
11
E2
I
Mode Select
This pin is used to select whether the CS61884 operates in
Serial host, Parallel host or Hardware mode.
Host Mode - The CS61884 is controlled through either a
serial or a parallel microprocessor interface (Refer to HOST
Hardware Mode - The microprocessor interface is disabled
and the device control/status are provided through the pins
on the device.
NOTE: For serial host mode connect this pin to a resistor
divider consisting of two 10K
Ω resistors between
VCCIO and GNDIO.
Table 1. Operation Mode Selection
Pin State
OPERATING Mode
LOW
Hardware Mode
HIGH
Parallel Host Mode
VCCIO/2
Serial Host Mode
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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