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参数资料
| 型号： | CS8420-CSZ |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 32/94页 |
| 文件大小： | 0K |
| 描述： | IC SAMPLE RATE CONVERTER 28SOIC |
| 标准包装： | 27 |
| 类型： | 采样率转换器 |
| 应用： | CD-R，DAT，DVD，MD，VTR |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-SOIC（0.295"，7.50mm 宽） |
| 供应商设备封装： | 28-SOIC |
| 包装： | 管件 |
| 产品目录页面： | 759 (CN2011-ZH PDF) |
| 配用： | 598-1782-ND - EVALUATION BOARD FOR CS8420 |
| 其它名称： | 598-1125-5 |
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38
DS245F4
CS8420
10.6
Serial Audio Input Port Data Format (05h)
SIMS
Master/Slave Mode Selector
0 - Serial audio input port is in Slave mode (default)
1 - Serial audio input port is in Master mode
SISF
ISCLK frequency (for Master mode)
0 - 64*Fsi (default)
1 - 128*Fsi
SIRES[1:0]
Resolution of the input data, for right-justified formats
00 - 24 bit resolution (default)
01 - 20 bit resolution
10 - 16 bit resolution
11 - Reserved
SIJUST
Justification of SDIN data relative to ILRCK
0 - Left-Justified (default)
1 - Right-Justified
SIDEL
Delay of SDIN data relative to ILRCK, for left-justified data formats
0 - MSB of SDIN data occurs in the first ISCLK period after the ILRCK edge (default)
1 - MSB of SDIN data occurs in the second ISCLK period after the ILRCK edge
SISPOL
ISCLK clock polarity
0 - SDIN sampled on rising edges of ISCLK (default)
1 - SDIN sampled on falling edges of ISCLK
SILRPOL
ILRCK clock polarity
0 - SDIN data is for the left channel when ILRCK is high (default)
1 - SDIN data is for the right channel when ILRCK is high
7
6
5
4
32
10
SIMS
SISF
SIRES1
SIRES0
SIJUST
SIDEL
SISPOL
SILRPOL
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| CS8420-CSZ/D1 | 制造商:Cirrus Logic 功能描述: |
| CS8420-CSZR | 功能描述:音频 DSP IC Digital Audio Sample Rate Convertr RoHS:否 制造商:Texas Instruments 工作电源电压: 电源电流: 工作温度范围: 安装风格: 封装 / 箱体: 封装:Tube |
| CS8420-CSZR/D1 | 制造商:Cirrus Logic 功能描述: |
| CS8420-DS | 功能描述:音频 DSP Digital Audio Sample Rate Converter RoHS:否 制造商:Texas Instruments 工作电源电压: 电源电流: 工作温度范围: 安装风格: 封装 / 箱体: 封装:Tube |
| CS8420-DSR | 功能描述:音频 DSP IC Digital Audio Sample Rate Convertr RoHS:否 制造商:Texas Instruments 工作电源电压: 电源电流: 工作温度范围: 安装风格: 封装 / 箱体: 封装:Tube |
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