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参数资料
| 型号： | DK-NIOS-2S60N |
| 厂商： | Altera |
| 文件页数： | 20/56页 |
| 文件大小： | 0K |
| 描述： | NIOS II KIT W/STRATIX II EP2S60N |
| 标准包装： | 1 |
| 系列： | Stratix® II |
| 类型： | Nios?II |
| 适用于相关产品： | Stratix ll 2S60N |
| 所含物品： | 评估板，设计应用程序，软件，线缆和配件 |
| 相关产品： | 544-1906-ND - IC STRATIX II FPGA 60K 484-FBGA 544-1907-ND - IC STRATIX II FPGA 60K 484-FBGA 544-1908-ND - IC STRATIX II FPGA 60K 484-FBGA 544-1910-ND - IC STRATIX II FPGA 60K 484-FBGA 544-1912-ND - IC STRATIX II FPGA 60K 672-FBGA 544-1913-ND - IC STRATIX II FPGA 60K 672-FBGA 544-1914-ND - IC STRATIX II FPGA 60K 672-FBGA 544-1916-ND - IC STRATIX II FPGA 60K 672-FBGA 544-1915-ND - IC STRATIX II FPGA 60K 672-FBGA 544-1909-ND - IC STRATIX II FPGA 60K 484-FBGA 更多... |
| 其它名称： | 544-1697 |
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SDRAM Memory (U57)
SDRAM Memory
(U57)
The SDRAM device (U57) is a Micron MT48LC4M32B2 with PC100
functionality and self refresh mode. The SDRAM is fully synchronous
with all signals registered on the positive edge of the system clock.
The SDRAM device pins are connected to the Stratix II device (see
Table 2–5 ). An SDRAM controller peripheral is included with the Nios II
development kit, allowing a Nios II processor to view the SDRAM device
as a large, linearly-addressable memory.
Table 2–5. SDRAM (U57) Pin Table (Part 1 of 2)
Pin Name
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
BA0
BA1
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ8
DQ9
DQ10
DQ11
DQ12
Pin Number
25
26
27
60
61
62
63
64
65
66
24
21
22
23
2
4
5
7
8
10
11
13
74
76
77
79
80
Connects to Stratix II Pin
AD4
AD3
AD5
W9
W10
AB10
AF5
AE5
AC6
AF6
AA10
Y9
AE23
AD23
W15
V14
AA16
AD16
AF17
AD17
AF18
AA17
V16
AB17
AF19
AD18
AD19
2–12
Nios Development Board Reference Manual, Stratix II Edition
Altera Corporation
July 2005
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PDF描述 |
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参数描述 |
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