参数资料
| 型号： | DO-CPLD-DK-J-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 18/24页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER CPLD JAPANESE |
| 标准包装： | 1 |
| 系列： | CoolRunner™- II |
| 类型： | CPLD 开发套件 |
| 适用于相关产品： | CoolRunner-ll，XC9500XL |
| 所含物品： | 原型板，下载缆线，软件和文档 |
Power, Sequencing, and Slew Rates
There are three basic scenarios:
R
?
?
?
V CCINT and V CCIO rise together (both tied to the same 1.8V rail)
V CCIO before V CCINT (I/O comes alive before logic)
V CCINT before V CCIO (logic comes alive before I/O)
During configuration, the I/Os are placed in a Tristate condition with a weak pull-up to
V CCIO . If V CCIO voltage is either rising with V CCINT or is well established before V CCINT
begins rising (i.e., scenario 1 and 2), the I/Os will track V CCIO before the logic that drives
the I/Os is active. This may be seen as Logic High to a downstream device. If the output
should be driving low at power-up, then the tracking of the I/O to V CCIO might appear as
a glitch. However, this is the intended behavior as specified in the data sheet. An example
UG445_0 3 _111607
Figure 4:
V CCINT is powered after V CCIO
18
CPLD I/O User Guide
UG445 (v1.2) January 14, 2014
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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