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参数资料
| 型号： | DS2151QB |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 52/60页 |
| 文件大小： | 0K |
| 描述： | IC TXRX T1 1-CHIP 5V LP 44-PLCC |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 26 |
| 功能： | 单芯片收发器 |
| 接口： | T1 |
| 电路数： | 1 |
| 电源电压： | 4.75 V ~ 5.25 V |
| 电流 - 电源： | 65mA |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 44-LCC（J 形引线） |
| 供应商设备封装： | 44-PLCC（16.59x16.59） |
| 包装： | 管件 |
| 包括： | 警报检测器和发生器，CSU 回路代码发生器和检测器，DSX-1和CSU 线路补偿发生器 |
| 产品目录页面： | 1429 (CN2011-ZH PDF) |
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DS2151Q
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Table 16-2. AC Characteristics—Receive Side
(VDD = 5V ±5%, TA = 0°C to +70°C for DS2151Q, TA = -40°C to +85°C for DS2151QN.)
(See Figure 16-4.)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
NOTES
ACLKI/RCLK Period
tCP
648
ns
tCH
230
324
ns
RCLK Pulse Width
tCL
230
324
ns
1
tCH
115
ns
RCLK Pulse Width
tCL
115
ns
2
tSP
648
ns
3
SYSCLK Period
tSP
488
ns
4
tSH
75
ns
SYSCLK Pulse Width
tSL
75
RSYNC Setup to SYSCLK
Falling
tSU
25
tSH -5
ns
RSYNC Pulse Width
tPW
50
ns
SYSCLK Rise/Fall Times
tR, tF
25
ns
Delay RCLK or SYSCLK to
RSER Valid
tDD
10
80
ns
Delay RCLK or SYSCLK to
RCHCLK
tD1
10
90
ns
Delay RCLK or SYSCLK to
RCHBLK
tD2
10
90
ns
Delay RCLK or SYSCLK to
RSYNC
tD3
10
80
ns
Delay RCLK to RLCLK
tD4
10
80
ns
Delay RCLK to RLINK Valid
tD5
10
110
ns
NOTES:
1) Jitter attenuator enabled in the receive side path.
2) Jitter attenuator disabled or enabled in the transmit path.
3) SYSCLK = 1.544MHz.
4) SYSCLK = 2.048MHz.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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