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参数资料
| 型号： | DS2153Q-A7+T&R |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 8/60页 |
| 文件大小： | 0K |
| 描述： | IC TXRX E1 1-CHIP 5V 44-PLCC |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 500 |
| 功能： | 单芯片收发器 |
| 接口： | E1 |
| 电路数： | 1 |
| 电源电压： | 4.75 V ~ 5.25 V |
| 电流 - 电源： | 65mA |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 44-LCC（J 形引线） |
| 供应商设备封装： | 44-PLCC（16.59x16.59） |
| 包装： | 带卷 (TR) |
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DS2153Q
16 of 60
CCR3: COMMON CONTROL REGISTER 3 (Address = 1B Hex)
(MSB)
(LSB)
TESE
TCBFS
TIRFS
ESR
LIRST
—
TSCLKM
—
SYMBOL
POSITION
NAME AND DESCRIPTION
TESE
CCR3.7
Transmit Elastic Store Enable.
0 = elastic store is disabled
1 = elastic store is enabled
TCBFS
CCR3.6
Transmit Channel Blocking Registers (TCBR) Function
Select.
0 = TCBRs define the operation of the TCHBLK output pin
1 = TCBRs define which signaling bits are to be inserted
TIRFS
CCR3.5
Transmit Idle Registers (TIR) Function Select.
0 = TIRs define in which channels to insert idle code
1 = TIRs define in which channels to insert data from RSER
ESR
CCR3.4
Elastic Stores Reset. Setting this bit from a 1 to a 0 will force
the elastic stores to a known depth. Should be toggled after
SYSCLK has been applied and is stable. Must be set and cleared
again for a subsequent reset. Do not leave this bit set high.
LIRST
CCR3.3
Line Interface Reset. Setting this bit from a 0 to a 1 will initiate
an internal reset that affects the slicer, AGC, clock recovery state
machine, and jitter attenuator. Normally this bit is only toggled
on power-up. Must be cleared and set again for a subsequent
reset.
—
CCR3.2
Not Assigned. Should be set to 0 when written.
TSCLKM
CCR3.1
Transmit Backplane Clock Select. Must be set like RCR2.2.
0 = 1.544MHz
1 = 2.048MHz
—
CCR3.0
Not Assigned. Should be set to 0 when written.
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