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参数资料
| 型号： | DS21552LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 20/137页 |
| 文件大小： | 0K |
| 描述： | IC TXRX T1 1-CHIP 5V 100-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 90 |
| 功能： | 单芯片收发器 |
| 接口： | E1，HDLC，J1，T1 |
| 电路数： | 1 |
| 电源电压： | 4.75 V ~ 5.25 V |
| 电流 - 电源： | 75mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-LQFP（14x14） |
| 包装： | 托盘 |
| 包括： | DSX-1 和 CSU 线路补偿发生器，HDLC 控制器，带内回路代码发生器和检测器 |
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DS21352/DS21552
116 of 137
Figure 21-9 TRANSMIT SIDE ESF TIMING
Notes:
1. TSYNC in frame mode (TCR2.3 = 0) and double-wide frame sync is not enabled (TCR2.4 = 0)
2. TSYNC in frame mode (TCR2.3 = 0) and double-wide frame sync is enabled (TCR2.4 = 1)
3. TSYNC in multiframe mode (TCR2.3 = 1)
4. TLINK data (FDL bits) sampled during the F-bit time of odd frame and inserted into the outgoing T1 stream if enabled via
TCR1.2
5. ZBTSI mode is enabled (TCR2.5 = 1)
6. TLINK data (Z bits) sampled during the F-bit time of frames 1, 5, 9, 13, 17, and 21 and inserted into the outgoing stream
if enabled via TCR1.2
7. TLINK and TLCLK are not synchronous with TSSYNC
1
2
345
67
89 10 11 12
1
2
3
6
TSSYNC
FRAME#
TLCLK
TSYNC
TLINK
13 14 15 16 17 18 19 20 21 22 23 24 1
2
3
4
5
4
TLCLK
TLINK
5
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