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参数资料
| 型号： | DS21552LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 66/137页 |
| 文件大小： | 0K |
| 描述： | IC TXRX T1 1-CHIP 5V 100-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 90 |
| 功能： | 单芯片收发器 |
| 接口： | E1，HDLC，J1，T1 |
| 电路数： | 1 |
| 电源电压： | 4.75 V ~ 5.25 V |
| 电流 - 电源： | 75mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-LQFP（14x14） |
| 包装： | 托盘 |
| 包括： | DSX-1 和 CSU 线路补偿发生器，HDLC 控制器，带内回路代码发生器和检测器 |
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DS21352/DS21552
34 of 137
TCR2: TRANSMIT CONTROL REGISTER 2 (Address=36 Hex)
(MSB)
(LSB)
TEST1
TEST0
TZBTSI
TSDW
TSM
TSIO
TD4YM
TB7ZS
SYMBOL
POSITION
NAME AND DESCRIPTION
TEST1
TCR2.7
Test Mode Bit 1 for Output Pins. See Table 6-2..
TEST0
TCR2.6
Test Mode Bit 0 for Output Pins. See Table 6-2.
TZBTSI
TCR2.5
Transmit Side ZBTSI Support Enable. Allows ZBTSI information to be input on
TLINK pin.
0 = ZBTSI disabled
1 = ZBTSI enabled
TSDW
TCR2.4
TSYNC Double–Wide. (note: this bit must be set to zero when TCR2.3=1 or when
TCR2.2=0)
0 = do not pulse double–wide in signaling frames
1 = do pulse double–wide in signaling frames
TSM
TCR2.3
TSYNC Mode Select. Selects frame or multiframe mode for the TSYNC pin. See the
timing in Section 21
0 = frame mode
1 = multiframe mode
TSIO
TCR2.2
TSYNC I/O Select.
0 = TSYNC is an input
1 = TSYNC is an output
TD4YM
TCR2.1
Transmit Side D4 Yellow Alarm Select.
0 = zeros in bit 2 of all channels
1 = a one in the S–bit position of frame 12
TB7ZS
TCR2.0
Transmit Side Bit 7 Zero Suppression Enable.
0 = no stuffing occurs
1 = Bit 7 force to a one in channels with all zeros
Table 6-2 OUTPUT PIN TEST MODES
TEST 1
TEST 0
EFFECT ON OUTPUT PINS
0
operate normally
0
1
force all output pins into 3–state (including all I/O pins and parallel port pins)
1
0
force all output pins low (including all I/O pins except parallel port pins)
1
force all output pins high (including all I/O pins except parallel port pins)
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