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参数资料
| 型号： | DSP56852VFE |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 22/48页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 120MHZ 81-MAPBGA |
| 标准包装： | 348 |
| 系列： | 568xx |
| 核心处理器： | 56800E |
| 芯体尺寸： | 16-位 |
| 速度： | 120MHz |
| 连通性： | EBI/EMI，SCI，SPI，SSI |
| 外围设备： | POR，WDT |
| 输入/输出数： | 11 |
| 程序存储器容量： | 12KB（6K x 16） |
| 程序存储器类型： | SRAM |
| RAM 容量： | 4K x 16 |
| 电压 - 电源 (Vcc/Vdd)： | 1.8 V ~ 3.3 V |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 81-LFBGA |
| 包装： | 托盘 |
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Serial Peripheral Interface (SPI) Timing
56852 Technical Data, Rev. 8
Freescale Semiconductor
29
4.8 Serial Peripheral Interface (SPI) Timing
Table 4-9 SPI Timing1
Operating Conditions: VSS = VSSIO = VSSA = 0V, VDD = 1.62-1.98V, VDDIO = VDDA = 3.0–3.6V, TA = –40° to +120°C, CL < 50pF, fop = 120MHz
1. Parameters listed are guaranteed by design.
Characteristic
Symbol
Min
Max
Unit
See
Figure
Cycle time
Master
Slave
tC
25
—
ns
Enable lead time
Master
Slave
tELD
—
12.5
—
ns
Enable lag time
Master
Slave
tELG
—
12.5
—
ns
Clock (SCLK) high time
Master
Slave
tCH
9
12.5
—
ns
Clock (SCLK) low time
Master
Slave
tCL
12
12.5
—
ns
Data setup time required for inputs
Master
Slave
tDS
10
2
—
ns
Data hold time required for inputs
Master
Slave
tDH
0
2
—
ns
Access time (time to data active from high-impedance
state)
Slave
tA
5
15
ns
Disable time (hold time to high-impedance state)
Slave
tD
2
9
ns
Data Valid for outputs
Master
Slave (after enable edge)
tDV
—
2
14
ns
Data invalid
Master
Slave
tDI
0
—
ns
Rise time
Master
Slave
tR
—
11.5
10.0
ns
Fall time
Master
Slave
tF
—
9.7
9.0
ns
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PDF描述 |
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