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参数资料
| 型号： | DSP56852VFE |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 30/48页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 120MHZ 81-MAPBGA |
| 标准包装： | 348 |
| 系列： | 568xx |
| 核心处理器： | 56800E |
| 芯体尺寸： | 16-位 |
| 速度： | 120MHz |
| 连通性： | EBI/EMI，SCI，SPI，SSI |
| 外围设备： | POR，WDT |
| 输入/输出数： | 11 |
| 程序存储器容量： | 12KB（6K x 16） |
| 程序存储器类型： | SRAM |
| RAM 容量： | 4K x 16 |
| 电压 - 电源 (Vcc/Vdd)： | 1.8 V ~ 3.3 V |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 81-LFBGA |
| 包装： | 托盘 |
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56852 Technical Data, Rev. 8
36
Freescale Semiconductor
Figure 4-23 Slave Mode Clock Timing
SRXD Hold time after SRCK low - Slave
tHS
4
—
ns
Synchronous Operation (in addition to standard external clock parameters)
SRXD Setup time before STCK low - Slave
tTSS
4
—
?
SRXD Hold time after STCK low - Slave
tTHS
4
—
?
1. Slave mode is externally generated clocks and frame syncs
2. Max clock frequency is IP_clk/4 = 60MHz / 4 = 15MHz for a 120MHz part.
3. All the timings for the SSI are given for a non-inverted serial clock polarity (TSCKP=0 in SCR2 and RSCKP=0 in SCSR)
and a non-inverted frame sync (TFSI=0 in SCR2 and RFSI=0 in SCSR). If the polarity of the clock and/or the frame sync has
been inverted, all the timings remain valid by inverting the clock signal STCK/SRCK and/or the frame sync STFS/SRFS in the
tables and in the figures.
4. 50 percent duty cycle
5. bl = bit length; wl = word length
Table 4-12 SSI Slave Mode1 Switching Characteristics (Continued)
Operating Conditions: VSS = VSSIO = VSSA = 0V, VDD = 1.62-1.98V, VDDIO = VDDA = 3.0–3.6V, TA = –40° to +120°C, CL ≤ 50pF, fop = 120MHz
Parameter
Symbol
Min
Typ
Max
Units
tTHS
tTSS
tHS
tSS
tRFSWLS
tRFSWHS
tRFSBLS
tRFSBHS
tTXHIS
tTXNVS
tFTXVS
tTXVS
tFTXES
tTXES
tTFSWLS
tTFSWHS
tTFSBLS
tTFSBHS
tSCKL
tSCKW
tSCKH
First Bit
Last Bit
STCK input
STFS (bl) input
STFS (wl) input
STXD
SRCK input
SRFS (bl) input
SRFS (wl) input
SRXD
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