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参数资料
| 型号： | EP20K100BC484-2 |
| 厂商： | ALTERA CORP |
| 元件分类： | PLD |
| 英文描述： | LOADABLE PLD, PBGA484 |
| 文件页数： | 30/68页 |
| 文件大小： | 975K |
| 代理商： | EP20K100BC484-2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页当前第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页
36
4317K–AVR–03/2013
AT90PWM2/3/2B/3B
Figure 7-4.
PCK Clocking System AT90PWM2/3
0101
Ext Osc
00
1K CK
14CK
01
1K CK
14CK + 4 ms
10
16K CK
14CK + 4 ms
11
16K CK
14CK + 64 ms
0001
Ext Clk
00
6 CK (1)
14CK
01
6 CK (2)
14CK + 4 ms
10
6 CK (3)
14CK + 64 ms
11
Reserved
1.
This value do not provide a proper restart ; do not use PD in this clock scheme
2.
This value do not provide a proper restart ; do not use PD in this clock scheme
3.
This value do not provide a proper restart ; do not use PD in this clock scheme
Table 7-9.
Start-up Times when the PLL is selected as system clock
CKSEL
3..0
SUT1..0
Start-up Time from Power-down
and Power-save
Additional Delay from Reset
(V
CC = 5.0V)
8 MHz
RC OSCILLATOR
OSCCAL
XTAL1
XTAL2
OSCILLATORS
DIVIDE
BY 8
DIVIDE
BY 2
CK
PLL
64x
PLLE
Lock
Detector
PLOCK
SOURCE
PLLF
DIVIDE
BY 4
CLK
PLL
相关PDF资料 |
PDF描述 |
|---|---|
| EP20K100BC484-3 | LOADABLE PLD, PBGA484 |
| EP20K100BI484-1 | LOADABLE PLD, PBGA484 |
| EP20K100BI484-2 | LOADABLE PLD, PBGA484 |
| EP20K100BI484-3 | LOADABLE PLD, PBGA484 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| EP20K100BI356-1ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
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