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参数资料
| 型号： | EP2S30F672I4N |
| 厂商： | Altera |
| 文件页数： | 200/768页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 10 |
| 系列： | Stratix® II |
| LAB/CLB数： | 1694 |
| 逻辑元件/单元数： | 33880 |
| RAM 位总计： | 1369728 |
| 输入/输出数： | 500 |
| 电源电压： | 1.15 V ~ 1.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 672-BBGA |
| 供应商设备封装： | 672-BGA（27x27） |
| 其它名称： | 544-1900 EP2S30F672I4N-ND |
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Altera Corporation
1–15
July 2009
Stratix II Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
Fast PLLs
Stratix II devices contain up to eight fast PLLs and Stratix II GX devices
contain up to four fast PLLs. Fast PLLs have high-speed differential I/O
interface capability along with general-purpose features.
Fast PLL Hardware Overview
Figure 1–7 shows a diagram of the fast PLL.
Figure 1–7. Stratix II and Stratix II GX Fast PLL Block Diagram
Notes to Figure 1–7:
(1)
Stratix II and Stratix II GX fast PLLs only support manual clock switchover.
(2)
The global or regional clock input can be driven by an output from another PLL, a pin-driven dedicated global or
regional clock, or through a clock control block provided the clock control block is fed by an output from another
PLL or a pin-driven dedicated global or regional clock. An internally generated global signal cannot drive the PLL.
(3)
In high-speed differential I/O support mode, this high-speed PLL clock feeds the SERDES. Stratix II devices only
support one rate of data transfer per fast PLL in high-speed differential I/O support mode.
(4)
This signal is a high-speed differential I/O support SERDES control signal.
(5)
If the design enables this ÷2 counter, then the device can use a VCO frequency range of 150 to 520 MHz.
VCC_PLL12_OUT
External clock output VCCIO power for PLL12_OUT0p, PLL12_OUT0n,
PLL12_OUT1p
, PLL12_OUT1n and PLL12_OUT2p, PLL12_OUT2n outputs
from PLL 12.
Note to Table 1–7:
(1)
The negative leg pins (CLKn, PLL_FBn, and PLL_OUTn) are only required with differential signaling.
Table 1–7. Stratix II and Stratix II GX Enhanced PLL Pins (Part 3 of 3)
Note (1)
Pin
Description
Charge
Pump
VCO
÷c1
8
4
8
Clock
Input
PFD
÷c0
÷m
Loop
Filter
Phase
Frequency
Detector
VCO Phase Selection
Selectable at each PLL
Output Port
Post-Scale
Counters
Global clocks
diffioclk0 (3)
loaden0 (4)
diffioclk1 (3)
loaden1 (4)
Regional clocks
to DPA block
Global or
regional clock (2)
Global or
regional clock (2)
÷c2
÷c3
÷n
4
Clock (1)
Switchover
Circuitry
Shaded Portions of the
PLL are Reconfigurable
÷k
(5)
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PDF描述 |
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