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参数资料
| 型号： | EP2S30F672I4N |
| 厂商： | Altera |
| 文件页数： | 623/768页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 10 |
| 系列： | Stratix® II |
| LAB/CLB数： | 1694 |
| 逻辑元件/单元数： | 33880 |
| RAM 位总计： | 1369728 |
| 输入/输出数： | 500 |
| 电源电压： | 1.15 V ~ 1.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 672-BBGA |
| 供应商设备封装： | 672-BGA（27x27） |
| 其它名称： | 544-1900 EP2S30F672I4N-ND |
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2–48
Altera Corporation
Stratix II Device Handbook, Volume 1
May 2007
PLLs & Clock Networks
PLLs & Clock
Networks
Stratix II devices provide a hierarchical clock structure and multiple PLLs
with advanced features. The large number of clocking resources in
combination with the clock synthesis precision provided by enhanced
and fast PLLs provides a complete clock management solution.
Global & Hierarchical Clocking
Stratix II devices provide 16 dedicated global clock networks and
32 regional clock networks (eight per device quadrant). These clocks are
organized into a hierarchical clock structure that allows for up to
24 clocks per device region with low skew and delay. This hierarchical
clocking scheme provides up to 48 unique clock domains in Stratix II
devices.
There are 16 dedicated clock pins (CLK[15..0]) to drive either the global
or regional clock networks. Four clock pins drive each side of the device,
as shown in Figures 2–31 and 2–32. Internal logic and enhanced and fast
PLL outputs can also drive the global and regional clock networks. Each
global and regional clock has a clock control block, which controls the
selection of the clock source and dynamically enables/disables the clock
to reduce power consumption. Table 2–8 shows global and regional clock
features.
Global Clock Network
These clocks drive throughout the entire device, feeding all device
quadrants. The global clock networks can be used as clock sources for all
resources in the device-IOEs, ALMs, DSP blocks, and all memory blocks.
These resources can also be used for control signals, such as clock enables
and synchronous or asynchronous clears fed from the external pin. The
Table 2–8. Global & Regional Clock Features
Feature
Global Clocks
Regional Clocks
Number per device
16
32
Number available per
quadrant
16
8
Sources
CLK
pins, PLL outputs,
or internal logic
CLK
pins, PLL outputs,
or internal logic
Dynamic clock source
selection
v (1)
Dynamic enable/disable
vv
Note to Table 2–8:
(1)
Dynamic source clock selection is supported for selecting between CLKp pins and
PLL outputs only.
相关PDF资料 |
PDF描述 |
|---|---|
| MCP9803-M/SNG | IC SENSOR THERMAL 2.7V 8SOIC |
| TAJD108K004RNJ | CAP TANT 1000UF 4V 10% 2917 |
| MCP9801-M/SNG | IC SENSOR THERMAL 2.7V 8SOIC |
| VJ1206A200JBCAT4X | CAP CER 20PF 200V 5% NP0 1206 |
| DBM25S500N | CONN DSUB RCPT 25POS T/H RA GOLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EP2S-3G1 | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G1T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G1TT | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G2 | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G2T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
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